4. Патентный поиск и анализ существующих систем

Патентные исследования являются обязательной, неотъемлемой и составной частью при выполнении научно-исследовательских, опытно-конструкторских, проектно-конструкторских работ и маркетинга товаров. Патентные исследования могут проводится во Всероссийской патентно-технической библиотеке (ВПТБ) в г. Москве, в некоторых региональных научно-технических библиотеках и в Интернете. В настоящее время нет возможности для проведения патентных исследований по иностранным патентам в региональных библиотеках, так как Роспатент не издаёт официальных бюллетеней рефератов описаний иностранных изобретений. Однако Роспатент разместил на своём сервере всю российскую патентную информацию и ссылки на сайты иностранных патентных фондов.

Патентные исследования позволяют:

- определить патентоспособность объектов промышленной собственности, создаваемых в процессе разработки новой продукции, и решить вопрос о целесообразности патентования;

- определить (патентную чистоту) условия беспрепятственной реализации промышленной продукции на рынке конкретной страны или стран и исключить нарушение прав третьих лиц, владеющих патентами, действующими на территории этих стран;

- выявить потенциальных конкурентов, определить направления их деятельности и выбрать свою рыночную нишу.

Процесс патентных исследований включает следующие этапы:

- разработку задания на проведение патентных исследований;

- разработку регламента поиска информации;

- поиск и отбор патентной и другой научно-технической информации;

- анализ отобранной информации.

Глубина (ретроспективность) поиска информации, с учетом сокращения сроков обновления технических решений, составляет от 5 до 15 лет. На первом этапе поиска следует определить классификационный индекс по объекту поиска к алфавитно-предметному указателю для отыскания рубрик Международной патентной классификации (МПК).

Согласно МПК, объекту соответствует класс B61L - Управление движением на железных дорогах; средства техники безопасности на железнодорожном транспорте. Подкласс B61L 27/04 - Системы диспетчерского управления движением поездов автоматические, например управляемые поездом; с переключением на ручное управление. Также объекту соответствует класс G08C - Системы для передачи измеряемых переменных величин, управляющих или подобных сигналов. Подкласс G08C 19/00 - Системы передачи электрических сигналов. Регламент поиска приведен в таблице 4.1. В соответствии с предметом поиска в источниках патентной информации были отобраны подходящие описания сходных технических решений для последующего анализа. Патентная документация, отобранная для последующего анализа, приведена в таблице 4.2.

Таблица 4.1 - Регламент поиска

Предмет поиска(объект исследования, его составные части)	Страна поиска	Классификационные индексы МПК, НПК, МКПЗ, МКТП,УДК	Ретроспективность	Наименование информационной базы (фонда)
Частотный диспетчерский контроль, микропроцессор, приемник сигнала	США Франция Великобритания Германия Япония Швейцария Россия ЕПВ	МПК 8 B61L 27/04 УДК 656.257	1994 - 2010	Патентная информация; Реферативный сборник «Изобретения стран мира»; Бюллетень Евразийского патентного ведомства «Изобретения (евразийские заявки и патенты)»
Частотный диспетчерский контроль, микропроцессор, приемник сигнала	США Франция Великобритания Германия Япония Швейцария Россия ЕПВ	МПК 8 G08C 19/00 УДК 656.257	1994 - 2010	Патентная информация; Реферативный сборник «Изобретения стран мира»; Бюллетень Евразийского патентного ведомства «Изобретения (евразийские заявки и патенты)»

Таблица 4.2 - Патентная документация, отобранная для анализа

Объект, его составные части	Страна выдачи, вид и номер документа, классификационный индекс	Заявитель с указанием страны, номер заявки, дата приоритета, конвенционный приоритет, дата публикации	Сущность заявленного технического решения, цели его создания	Сведения об их действии
Централизованная диспетчерская система с распределенными контрольными пунктами	Описание изобретения к патенту RU 2240245 С1 МПК B61L27/04	Долгий И.Д. (RU), Кузнецов Л.П. (RU), Кулькин А.Г. (RU), Пономарев Ю.Э. (RU) Заявка: 2003103504/28от 07.02.2003 Опубликовано: 20.11.2004	Система содержит распределенные контролируемые и центральный пункты управления с рабочим местом поездного диспетчера, объединенные внешней локальной сетью. Резервированный центральный блок управления каждого распределенного контролируемого пункта управления состоит из основного комплекта, резервного комплекта и модуля диагностики, связанных между собой.	Действует
Централизованная диспетчерская система с распределенными контролируемыми пунктами	Свидетельство на полезную модель RU 34482 МПК B61L27/04	Долгий И.Д. (RU), Кузнецов Л.П. (RU), Кулькин А.Г. (RU), Пономарев Ю.Э. (RU), Новиков В.Н., Торшин Д.А. Заявка: 2003123933/20от 06.08.2003 Опубликовано: 10.12.2003	Система содержит распределенные контролируемые пункты и центральный пункт управления с рабочим местом поездного диспетчера, объединенные внешней локальной сетью.	Действует
Способ передачи и отображении информации о поездной обстановке	Описание изобретения к патенту RU 2007320 С1 МПК B61L27/04	Управление Западно-Сибирской железной дороги Автор: Захаров В.А. Патентообладатель: Управление Западно-Сибирской железной	Информацию с центрального поста круга контроля снимают одновременно с каждого из выходов частотных приемников, передают по одному телеграфному каналу в виде старт-стопных пакетов синхронно с тактовыми импульсами, действующими в течение цикла передачи в системе ЧДК, на единый дорожный центр управления, где информацию записывают в оперативно	прекратил действие
		дороги Заявка: 4753020/11 от 25.10.1989 Опубликовано: 15.02.1994	запоминающее устройство, из которого ее считывают по окончании цикла передачи в сдвигающий регистр межциклового хранения информации и затем отображают ее на мнемоническом табло единого дорожного центра управления.
Способ и устройство удаленного мониторинга и технической диагностики ж.д. автоматики и телемеханики	Описание изобретения к патенту RU 2384886 C2 МПК G08C19/00	Бушев С.В. (RU) Гундарев К.В (RU) Заявка: 2008118803/11 от 12.05.2008 Опубликовано: 20.03.2010	Способ включает сбор дискретной информации и/или аналоговой информации о состоянии устройств ЖАТ, преобразование аналоговых сигналов в цифровую форму, определение состояния устройств ЖАТ «включено/выключено», передачу собранной информации об устройстве ЖАТ по цифровым каналам связи на АРМ, программным способом отслеживание и оценку технического состояния устройств ЖАТ.	Действует
Аппаратно-программный комплекс диспетчерского контроля	Патент на полезную модель RU 47123 U1 МПК G08C19/00	Горбунов Б.Л. (RU) Закрытое акционерное общество "МГП "ИМСАТ" (RU) Заявка: 2005101312/22от 14.01.2005 Опубликовано: 10.08.2005	Аппаратно-программный комплекс диспетчерского контроля, состоящий из периферийного оборудования в виде устройств контроля и устройств съема информации с устройств автоматики станционного и перегонного оборудования	Действует

В результате сопоставления и оценки значений выбрано техническое решение RU 2007320 С1- Способ передачи и отображении информации о поездной обстановке.

В итогах патентного поиска было выбрано техническое решение RU 2007320 С1- Способ передачи и отображении информации о поездной обстановке, на нем будет основываться принцип работы проектируемого устройства.

Главной задачей при разработке это извлечь из существовавших систем все преимущества данных систем и по возможности избавится от недостатков, а также не менее важной задачей является совместимость разрабатываемого устройства с более старым оборудование системы ЧДК. Исходя из этих двух задач, будет выбираться схемное и аппаратное решение.

5. Обзор микроконтроллеров

На современном рынке восьми разрядных микроконтроллеров наиболее широко представлены, следующие типы микроконтроллеров:

1)PIC микроконтроллеры компании Microchip;

2)AVR микроконтроллеры компании Atmel.

PIC микроконтроллеры, этот контроллеры с RISC архитектурой выпускается с конца 80-х годов дочерней GI компанией Arizona Microchip Technology Ltd. Большинство PIC контроллеров сделано по OTP технологии (однократно программируемые микросхемы).

Основной представитель семейства PIC имеет память программ объемом до 1 Кбайт и память данных 25 байт, набор операций (до 35) и одноуровневым конвейером команд (тактовая частота до20 МГц). Вкупе с низкой стоимостью, в среднем меньше 1 доллара США, все эти качества сделали PIC микроконтроллеры весьма популярными в нише низко стоимостных применений. Для целей отладки предлагается использование микросхем с ультрафиолетовым стиранием и довольно высокой стоимостью. Все PIC контроллеры оборудованы внутренними схемами сброса по питанию и сторожевыми таймерами, многие модели имеют возможность внутрисхемного программирования. Делая упор на низкую стоимость своих изделий, MICROCHIP пришлось отказаться от универсальных микроконтроллеров с разнообразной и развитой периферии распределить периферийные устройства по всем выпускаемым семействам. Иными словами если разработчику в контроллере требуются компараторы, то, как раз для этого выпускается серия PIC16CX, если необходимо АЦП, сгодится серия PIC16C7X и так далее. Но то, что является благом для инженера в Америке, оборачивается проблемой для отечественного разработчика. К сожалению ни один отечественный дистрибьютор не в состоянии держать на складе всю номенклатуру PIC контроллеров, что неудивительно, это более двухсот наименований и ограничивается самыми распространенными изделиями, которыми и приходится довольствоваться мелкосерийным производителям[4].

В отличие от MICROCHIP компания ATMEL взяла старт по производству RISC микроконтроллеров несколько позднее уже в 90-х годах, используя все новейшие технические решения, накопленные к этому времени. Золотой ключик ATMEL - использование FLASH технологии, которой компания владеет в совершенстве, став в начале 90-х одним из мировых лидеров по производству микросхем энергонезависимой памяти и микроконтроллеров семейства MCS-51 оснащенных FLASH ПЗУ. Из архитектуры процессора был изгнан регистр-аккумулятор (оставшийся даже в PIC контроллерах) и заменен регистровым файлом, в котором каждый из 32 регистров соединен с АЛУ и может работать в роли аккумулятора. Это позволяет в сочетании с конвейерной обработкой выполнять большинство инструкций за один машинный цикл. Система команд AVR весьма развита и насчитывает 120 различных инструкций с 16-разрядной сеткой, причем почти все команды (кроме команд перехода ), имеют длину в 16 бит. В результате компания ATMEL установила новый стандарт производительности для микроконтроллеров 1 MIPS (миллион инструкций в секунду) на 1 МГц.

Периферия микроконтроллеров включает: таймеры-счетчики, ШИМ, аналоговые компараторы, интерфейсы, интерфейсы UART и SPI сторожевой таймер. Все эти качества превращают AVR микроконтроллеры в мощный и, что очень важно недорогой инструмент для построения современных, высокопроизводительных и экономичных контроллеров различного назначения. Наряду с новыми технологическими решениями разработчики компьютерных управляющих систем получили в свое распоряжение удобный аппарат в виде интегрированных систем проектирования и отладки программ и стартовых наборов, которые при совместном использовании являются неоценимым инструментом, ускоряющим процесс разработки и повышающим его эффективность. Надо отметить также, что все AVR микроконтроллеры легкодоступны в России и отличаются в среднем невысокой, стоимостью успешно конкурируя, с изделиями компании MICROCHIP.

Коротко резюмируя вышесказанное, можно отметить, что позиции PIC контроллеров наиболее сильны в сфере применений критичных к стоимости и потреблению. При построении высокопроизводительных, универсальных систем становятся предпочтительными AVR микроконтроллеры.

5.1 Микроконтроллеры AVR

Микроконтроллеры AVR фирмы «Аtmel». Эти 8-разрядные RISC-микроконтроллеры для встраиваемых приложений являются, пожалуй, наиболее интересным и прогрессивным направлением, развиваемым фирмой. Микроконтроллеры этой серии представляют собой мощный инструмент, прекрасную основу для создания современных высокопроизводительных и экономичных встраиваемых контроллеров многоцелевого назначения. Популярность микроконтроллеров AVR постоянно увеличивается.

Не последнюю роль в этом играет соотношение показателей «цена/быстродействие/энергопотребление», являющееся одним из лучших на рынке 8-разрядных микроконтроллеров. Кроме того, постоянно растет число выпускаемых сторонними производителями разнообразных программных и аппаратных средств поддержки разработок устройств на их основе. Все это позволяет говорить о микроконтроллерах AVR как о новом индустриальном стандарте среди 8 -разрядных микроконтроллеров общего применения. В рамках единой базовой архитектуры микроконтроллеры AVR подразделяются на три семейства: Меgа, Тiny, Classic.

Микроконтроллеры семейства Тiny имеют небольшие объемы памяти программ (1-2 Кбайт) и весьма ограниченную периферию. Практически все они выпускаются в 8-выводных корпусах и предназначены для т. н. «бюджетных» решений, принимаемых в условиях жестких финансовых ограничений. Область применения этих микроконтроллеров -- интеллектуальные датчики различного назначения (контрольные, пожарные, охранные), игрушки, зарядные устройства, различная бытовая техника и другие подобные устройства[4].

Микроконтроллеры семейства Меgа, напротив, имеют наиболее развитую периферию, наибольшие среди всех микроконтроллеров AVR объемы памяти программ и данных. Они предназначены для использования в мобильных телефонах, контроллерах различного периферийного оборудования (принтеры, сканеры, современные дисковые накопители, приводы СD-RОМ/DVD-RОМ и т. п.), сложной офисной технике и т. д.

Микроконтроллеры обоих семейств поддерживают несколько режимов пониженного энергопотребления, имеют блок прерываний, сторожевой таймер и допускают программирование непосредственно в готовом устройстве.

5.2 Микроконтроллеры семейства ATМеgа128

5.2.1 Общие сведения

Высокопроизводительный, маломощный 8-разрядный AVR-микроконтроллер, развитая RISK-архитектура.

- 133мощных инструкций, большинство из которых выполняются за одни машинный цикл;

- 32 8-разрядных регистров общего назначения, регистры управления встроенной периферией;

- Полностью статическая работа;

- Производительность до 16 млн. операций в секунду при тактовой частоте 16 МГц;

- Встроенное умножающее устройство выполняет умножение за 2 машинных цикла;

- Энергонезависимая память программ и данных;

- Износостойкость 128-ми Кбайт внутрисистемно перепрограммируемой флэш-памяти: 1000 циклов запись/чтение;

- Опциональный загрузочный сектор с отдельной программируемой защитой;

- Внутрисистемное программирование встроенной загрузочной программой;

- Гарантированная двухоперационность: возможность чтения во время записи;

- Износостойкость 4 Кбайт ЭСППЗУ: 100000 циклов запись/стирание;

- Встроенное статическое ОЗУ емкостью 4 Кбайт;

- Опциональная возможность адресации внешней памяти размером до 64 Кбайт;

- Программируемая защита кода программы;

- Интерфейс SPI для внутрисистемного программирования;

- Интерфейс JTAG(совместимость со стандартом IEEE 1149.1);

- Граничное сканирование в соответствии со стандартом JTAG;

- Программирование флэш-памяти, ЭСППЗУ, бит конфигурации и защиты через интерфейс JTAG[5].

5.2.2 Отличительные особенности периферийных устройств

- Два 8-разрядных таймера-счётчика с раздельными предделителями и режимами сравнения;

- Два расширенных 16-разрядных таймера-счётчика с отдельными предделителями, режимами сравнения и режимами захвата;

- Счётчик реального времени с отдельным генератором;

- Два 8-разрядных каналов ШИМ;

- 6 каналов ШИМ с программируемым разрешение от 2 до 16 разрядов;

- Модулятор выходов сравнения;

- 8 мультиплексированных каналов 10-разрядного аналогово-цифрового преобразователя;

- 8 несимметричных каналов;

- 7 дифференциальных каналов;

- 2 дифференциальных канала с выборочным усилением 1, 10 и 200 раз;

- Двухпроводной последовательный интерфейс, ориентированный на передачу данных в байтном формате;

- Два канала программируемых последовательных УСАПП;

- Последовательный интерфейс SPI с поддержкой режимов ведущий/ведомый;

- Программируемый сторожевой таймер со встроенным генератором;

- Встроенный аналоговый компаратор.

5.2.3 Специальные возможности микроконтроллера

- Сброс при подаче питания и программируемая схема сброса при снижении напряжения питания;

- Встроенный калиброванный RC-генератор;

- Внешние и внутренние источники прерываний;

- Шесть режимов снижения энергопотребления: холостой ход(Idle), уменьшение шумов АЦП, экономичный (Power-save), выключение (Power-down), дежурный (Standby) и расширенный дежурный (Extended Standby);

- Программный выбор тактовой частоты;

- Конфигурационный бит для перевода в режим совместимости с ATmega103;

- Общее выключение подтягивающих резисторов на всех линиях портов ввода-вывода.

- 53-программируемые линии ввода-вывода;

- 64-выводный корпус TQFP;

- Рабочие напряжения: 4,5-5,5В.

5.2.4 Краткий обзор микроконтроллера

ATmega128 - маломощный 8-разрядный КМОП микроконтроллер, основанный на расширенной AVR RISC-архитектуре. За счет выполнения большинства инструкций за один машинный цикл ATmega128 достигает производительности 1 млн. операций в секунду/МГц, что позволяет проектировщикам систем оптимизировать соотношение энергопотребления и быстродействия.

Ядро AVR сочетает богатый набор инструкций с 32 универсальными рабочими регистрами. Все 32 регистра непосредственно подключены к арифметико-логическому устройству (АЛУ), который позволяет указать два различных регистра в одной инструкции и выполнить ее за один цикл. Данная архитектура обладает большей эффективностью кода за счет достижения производительности в 10 раз выше по сравнению с обычными CISC-микроконтроллерами.

ATmega128 содержит следующие элементы: 128 Кбайт внутрисистемно программируемой флэш-памяти с поддержкой чтения во время записи, 4 Кбайт ЭСППЗУ, 4 Кбайт статического ОЗУ, 53 линии универсального ввода-вывода, 32 универсальных рабочих регистра, счетчик реального времени (RTC), четыре гибких таймера-счетчика с режимами сравнения и ШИМ, 2 УСАПП, двухпроводной последовательный интерфейс ориентированный на передачу байт, 8-канальный 10-разядный АЦП с опциональным дифференциальным входом с программируемым коэффициентом усиления, программируемый сторожевой таймер с внутренним генератором, последовательный порт SPI, испытательный интерфейс JTAG совместимый со стандартом IEEE 1149.1, который также используется для доступа к встроенной системе отладке и для программирования, а также шесть программно выбираемых режимов уменьшения мощности. Режим холостого хода (Idle) останавливает ЦПУ, но при этом поддерживая работу статического ОЗУ, таймеров-счетчиков, SPI-порта и системы прерываний. Режим выключения (Powerdown) позволяет сохранить содержимое регистров, при остановленном генераторе и выключении встроенных функций до следующего прерывания или аппаратного сброса. В экономичном режиме (Power-save) асинхронный таймер продолжает работу, позволяя пользователю сохранить функцию счета времени в то время, когда остальная часть контроллера находится в состоянии сна. Режим снижения шумов АЦП (ADC Noise Reduction) останавливает ЦПУ и все модули ввода-вывода, кроме асинхронного таймера и АЦП для минимизации импульсных шумов в процессе преобразования АЦП. В дежурном режиме (Standby) кварцевый/резонаторный генератор продолжают работу, а остальная часть микроконтроллера находится в режиме сна. Данный режим характеризуется малой потребляемой мощностью, но при этом позволяет достичь самого быстрого возврата в рабочий режим. В расширенном дежурном режиме (Extended Standby) основной генератор и асинхронный таймер продолжают работать.

Микроконтроллер производится по технологии высокоплотной энергонезависимо памяти компании Atmel. Встроенная внутрисистемно программируемая флэш-память позволяет перепрограммировать память программ непосредственно внутри системы через последовательный интерфейс SPI с помощью простого программатора или с помощью автономной программы в загрузочном секторе. Загрузочная программа может использовать любой интерфейс для загрузки прикладной программы во флэш-память. Программа в загрузочном секторе продолжает работу в процессе обновления прикладной секции флэш-памяти, тем самым поддерживая двухоперационность: чтение во время записи. За счет сочетания 8-разрядной RISC ЦПУ с внутрисистемно самопрограммируемой флэш-памятью в одной микросхеме. ATmega128 является мощным микроконтроллером, позволяющим достичь высокой степени гибкости и эффективной стоимости при проектировании большинства приложений встроенного управления.

ATmega128 поддерживается полным набором программных и аппаратных средств дл проектирования, в т.ч.: Си-компиляторы, макроассемблеры, программные отладчики/симуляторы, внутрисистемные эмуляторы и оценочные наборы.

5.2.5 Шестнадцати-разрядные таймеры-счётчики 1 и 3

16-разрядные таймеры счётчики предназначены для точного задания временных интервалов, генерации прямоугольных импульсов и измерения временных характеристик импульсных сигналов[6].

Основные отличительные особенности:

- 16-разрядные счётчики;

- Три раздельных блока сравнения;

- Двойная буферизация регистров порога сравнения (OCR);

- Один блок захвата;

- Подавитель шума на входе захвата;

- Режим сброса таймера при совпадении с порогом сравнения (автоматическая перезагрузка);

- Широтно-импульсная модуляция без генерации ложных импульсов при записи нового порога сравнения в OCR (двойная буферизация) и фазовая коррекция;

- Переменный период ШИМ;

- Частотный генератор;

- Счётчик внешних событий;

- 10 самостоятельных источников прерываний.

6. Расчёт частот для использования микроконтроллера

Чтобы сделать вывод о рациональности применения микроконтроллера ATmega 128 для разработки устройства, необходимо провести расчёт. Главным критерием, по которому выбирается микроконтроллер, в данном случае является способность с максимальной точностью воспроизводить частоту несущих генераторов ГКШ (ГК6).

Несущие частоты генераторов ГКШ (ГК6) получаются путем деления частоты внешнего кварцевого резонатора на 16 МГц с помощью таймеров-счётчиков микроконтроллера в режиме сброса таймера при совпадении (СТС).

Ввиду идентичности таймеров 1 и 3 в данном разделе используется общая форма записи. Так индекс «n» заменяет номер таймера-счётчика (1 или 3), а «х» заменяет наименование канала сравнения (А, В или С).

В режиме СТС (WGM01, WGM00=0b10) регистр OCR0 используется для задания разрешающей способности счётчика. Если задан режим СТС и значение счётчика (TNCT0) совпадает со значение регистра OCR0, то счётчик обнуляется (TNCT0=0). Таким образом, OCR0 задает вершин счета счётчика, а, следовательно, и его разрешающую способность. В данном режиме обеспечивается более широкий диапазон регулировки частоты генерируемых прямоугольных импульсов.

В режиме сброса таймера при совпадении (WGMn3-0 = 0b0100 или 0b1100) разрешающая способность таймера задается регистрами OCRnA или ICRn. В режиме СТС происходит сброс счётчика (TCNTn), если его значение совпадает со значением регистра OCRnA(WGMn3-0 = 0b0100) или с IRCn(WGMn3-0 = 0b1100). Временная диаграмма работы таймера в режиме СТС показана на рисунке 6.1. Счётчик (TNCTn) инкрементирует свое состояния до тех пор, пока не возникает совпадение со значением OCRnA или ICRn, а затем счётчик (TNCTn) сбрасывается[7].



Рисунок 6.1 - Временная диаграмма для режима СТС

По достижении верхнего предела счета может генерироваться прерывание с помощью флагов OCFnA или ICFn, соответствующим используемым регистрам, для задания верхнего предела счета. Если прерывание разрешено, то процедура обработки прерывания может использоваться для обновления верхнего предела счета. Однако, задание значения вершины счета близкого к значению нижнего предела счета, когда счетчик работает без предделения или с малым значением предделения, необходимо выполнять с особо осторожностью, т.к. в режиме СТС нет двойной буферизации. Если значение, записанное в OCRnA или ICRn, меньше текущего значения TCNTn, то сброс счетчика по условию совпадения наступит, когда он достигнет максимального значения (0xFFFF), затем перейдет в исходное состояние 0x0000 и достигнет нового значения OCRnA или ICRn. Во многих случаях возникновение такой ситуации не желательно. В качестве альтернатив: может выступить режим быстрой ШИМ, где регистр OCRnA определяет верхний предел счета (WGMn3-0 = 0b1111), т.к. в этом случае OCRnA имеет двойную буферизацию.

Для генерации сигнала в режиме СТС выход ОСnА может использоваться для изменения логического уровня при каждом совпадении, для чего необходимо задать режим переключения (COMnAl, COMnA0 = 0b01). Значение ОСnА будет присутствовать на выводе порта, только если для данного вывода задано выходное направление. Максимальная частота генерируемого сигнала равна fOС0 = fclk_I/O/2, если OCRnA=0x0000.

Расчет константы, который необходимо записать в регистр сравнения соответствующего таймера/счетчика проводится по формуле:

(6.1)

где - тактовая частота процессора;

- необходимая несущая частота ЧДК;

N - коэффициент соответствующего предделителя частоты.

Результаты проведенных расчетов байтов, записываемых в регистр сравнения, при использовании 8-битного таймера/счетчика микроконтроллера ATmega128, приведены в таблице 6.1. В качестве предделителя выбран коэффициент 128, так как при меньшем его значении получившийся байт сравнения будет превышать разрядность регистра сравнения ($FFh). Результаты расчетов округлены до ближайшего целого числа и переведены в шестнадцатеричную систему счисления для записи их в память микроконтроллера.

Таблица 6.1 - Константы, записываемые в регистр сравнения таймера Т2

Реализуемая частота, Гц	Байт сравнения при тактовой частоте, МГц
	4	8	16
	DEC	HEX	DEC	HEX	DEC	HEX
1	2	3	4	5	6	7
319,63	48	30h	97	61h	196	C4h
360,62	42	2Аh	86	56h	172	ACh
390,67	39	27h	79	4Fh	159	9Fh
431,80	35	23h	71	47h	144	90h
479,45	32	20h	64	40h	129	81h
527,40	29	1Dh	58	3Ah	118	76h
586,00	26	1Ah	52	34h	106	6Ah
659,25	23	17h	46	2Eh	94	5Eh
732,50	20	14h	42	2Ah	84	54h
820,40	18	12h	37	25h	75	4Bh
920,86	16	10h	33	21h	67	43h
1025,50	14	Eh	30	1Eh	60	3Ch
1118,72	13	Dh	27	1Bh	55	37h
1237,11	12	Ch	24	18h	50	32h
1367,33	10	Ah	22	16h	45	2Dh
1523,60	9	9h	20	14h	40	28h

Проведем аналогичный расчет для 16-разрядных таймеров/счетчиков Т1 и Т3, входящих в состав микроконтроллера ATmega128(таблица 6.2).

Таблица 6.2 - Константы, записываемые в регистр сравнения таймеров Т1 и Т3

Реализуемая частота, Гц	Байт сравнения при тактовой частоте, МГц
	4	8	16
	DEC	HEX	DEC	HEX	DEC	HEX
319,63	6256	1870h	12510	30DEh	25030	61C6h
360,62	5545	15A9h	11090	2B52h	22180	56A4h
390,67	5118	13FEh	10240	2800h	20480	5000h
431,80	4631	1217h	9263	242Fh	18530	4862h
479,45	4170	104Ah	8342	2096h	16680	4128h
527,40	3791	ECFh	7583	1D9Fh	15170	3B42h
586,00	3412	D54h	6825	1AA9h	13650	3552h
659,25	3033	BD9h	6067	17B3h	12130	2F62h
732,50	2729	AA9h	5460	1554h	10920	2AA8h
820,40	2437	985h	4875	12A7h	9750	2616h
920,86	2171	87Bh	4343	10F7h	8687	21EFh
1025,50	1949	79Dh	3900	F3Ch	7800	1E78h
1118,72	1787	6FBh	3575	DF7h	7150	1BEEh
1237,11	1616	650h	3232	CA0h	6466	1942h
1367,33	1462	5B6h	2924	B6Ch	5850	16DAh
1523,60	1312	520h	2624	A40h	5250	1482h

В случае применения этих таймеров/счетчиков, предделитель можно вообще не использовать, так как разрядность регистра сравнения OCR1A позволяет записать в него значения от $0000h до $FFFFh, что делает возможным использование более высоких тактовых частот микроконтроллера для получения большей точности.

Для того чтобы окончательно выбрать необходимый таймер/счетчик и достаточную тактовую частоту микроконтроллера, необходимо произвести расчет.

Рассчитаем несущую частоту, получаемую при каждой из приведенных выше константе, и сравним ее с частотами и допустимыми разбросами частот приемников, устанавливаемых на станции при использовании системы частотного диспетчерского контроля. Расчет несущей частоты будем производить по формуле:

(6.2)

где - тактовая частота процессора;

N - коэффициент соответствующего предделителя частоты;

- константа, записываемая в регистр сравнения.

В пояснительной записке приведем только контрольный расчет на нижних частотах генератора при использовании всех возможных вариантов. На остальных частотах расчет проведем с помощью ПЭВМ.

Техника расчетов для всех остальных несущих частот аналогична, результаты приведены в таблице 6.3.

Таблица 6.3 - Результаты расчета несущих частот

Требуемая частота, Гц	Полученная несущая частота, Гц
	На выходе 8-битного таймера/счетчика, при тактовой частоте, МГц	На выходе 16-битного таймера/счетчика, при тактовой частоте, МГц
	4	8	16	4	8	16
1	2	3	4	5	6	7
319,63	318,88	318,88	318,88	319,64	319,72	319,60
360,62	355,11	359,19	361,27	360,62	360,65	360,67
390,67	390,62	390,62	390,62	390,70	390,59	390,61
431,80	434,03	434,03	431,03	431,78	431,78	431,71
479,45	473,48	480,77	480,77	479,50	479,44	479,59
527,40	520,83	529,66	525,21	527,43	527,43	527,32
586,00	578,70	589,62	584,11	585,99	585,99	586,04
659,25	651,04	664,89	657,89	659,20	659,20	659,47
732,50	744,05	726,74	735,29	732,60	732,47	732,53
820,40	822,37	822,37	822,37	820,34	820,34	820,43
920,86	919,12	919,12	892,86	920,81	920,81	920,81
1025,50	1041,67	1042,67	1024,59	1025,64	1025,38	1025,51
1118,72	1116,07	1116,07	1116,07	1118,57	1118,57	1118,72
1237,11	1201,92	1250,00	1225,49	1236,86	1237,24	1237,05
1367,33	1420,45	1358,70	1358,70	1367,05	1367,52	1367,29
1523,60	1563,50	1488,09	1524,39	1523,23	1523,81	1524,52

Далее произведём расчёт абсолютной погрешности по формуле:

(6.3)

Техника расчетов для всех остальных несущих частот аналогична, результаты приведены в таблице 6.4.

Таблица 6.4 - Результаты расчёта абсолютной погрешности

Тип приемника	Допустимое отклонение частоты, ± Гц	Требуемая частота	Полученная погрешность, Гц
			На выходе 8-битного таймера/счетчика, при тактовой частоте, МГц	На выходе 16-битного таймера/счетчика, при тактовой частоте, МГц
			4	8	10	4	8	10
1	2	3	4	5	6	7	8	9
ПДК1-1	0,32	319,63	- 0,75	- 0,75	- 0,75	0,01	0,09	- 0,03
	0,32	360,62	- 5,51	- 1,43	0,65	0,00	0,03	0,05
	0,35	390,67	- 0,05	- 0,05	- 0,05	0,03	- 0,08	- 0,06
	0,39	431,80	2,23	2,23	- 0,77	- 0,02	- 0,02	- 0,09
	0,43	479,45	- 5,97	1,32	1,32	0,05	- 0,01	0,14
	0,42	527,40	- 6,57	2,26	- 2,19	0,03	0,03	- 0,08
	0,47	586,00	- 7,3	3,62	-1,89	- 0,57	- 0,01	0,04
	0,53	659,25	- 8,21	5,64	- 1,36	- 0,05	- 0,05	0,22
ПДК1-2 и ПДК2-2	0,51	732,50	11,55	- 5,76	2,79	0,1	- 0,03	0,03
	0,57	820,40	1,87	1,97	1,97	- 0,06	- 0,06	0.03
	0,55	920,86	- 1,74	- 1,74	- 28	- 0,05	- 0,05	- 0,05
	0,61	1025,50	16,17	- 0,83	- 0,91	0,14	- 0,12	0,01
	0,67	1118,72	- 2,65	- 2,65	- 2,65	- 0,15	- 0,15	0
	0,74	1237,11	- 35,19	12,89	- 11,62	- 0,25	0,13	- 0,06
	0,68	1367,33	53,12	- 8,63	- 8,63	- 0,28	0,19	- 0,04
	0,76	1523,60	39,9	- 35,51	0,79	- 0,37	0,21	- 0,08

По данным расчетов построим графики зависимости полученной абсолютной погрешности от несущей частоты ЧДК. Графики для восьмиразрядного таймера/счетчика представлены на рисунке 6.2, для шестнадцатиразрядного - в приложении Б.



Рисунок 6.2 - График зависимости Дѓ(ѓ) для таймера Т2

На рисунке 6.2 линиям 1, 2 и 3 графика соответствуют получаемые погрешности при записи констант в 8 разрядный таймер соответственно при частотах 4, 8 и 16 МГц.

На в приложении Б линиям 2, 3 и 4 графика соответствуют получаемые погрешности при записи констант в 16 разрядный таймер соответственно при частотах 16, 8 и 4 МГц, линиям 1 и 5 соответствуют границы допустимого отклонения частоты приемников ПДК1-1, ПДК1-2 и ПДК2-2. Изображение на графике рисунка 13 границ допустимого отклонения частоты является не целесообразным, так как значения полученных погрешностей на всех частотах значительно превосходят их. Проанализировав график на рисунке 14, можно придти к выводу, что погрешность частоты выдаваемой таймером при частоте 4 МГц выходит за требуемые аппаратурой нормы. Погрешность при тактовых частотах генератора 8 и 16 МГц находится в пределах нормы.

Итак, подведем итог проделанного анализа. Как показывают графики зависимости погрешности, получаемой при реализации приемника несущих частот, соответствие несущей частоты приемника ПДК и частоты сигнала, получаемого на выходе используемого таймера/счетчика, гораздо выше при использовании 16-битного таймера/счетчика Т1.

Однако, при тактовой частоте 16 МГц расхождение требуемой и получаемой несущей частоты не превышает допустимых отклонений для приемника ПДК, что позволяет выбрать именно эту частоту в качестве тактовой. Выбор такой, относительно высокой, тактовой частоты микроконтроллера повысит энергопотребление устройства, что является маловажным фактором с экономической точки зрения.

7. Описание разрабатываемого устройства

В основе работы проектируемого приемника лежит принцип максимального правдоподобия. Принцип заключается в сравнении принятого сигнала с эталонным. Структурная схема приемника представлена в приложении В.

На структурной схеме представлены: входной полосно-пропускающий фильтр низких частот Ф1, два идентичных быстродействующих перемножителя сигналов П1 и П2, генератор синусоидальных импульсов Г, два идентичных операционных усилителя У1 и У2, два интегратора И1 и И2, аналогово-цифровой преобразователь (АЦП), две схемы возведения в квадрат КВ1 и КВ2, двухвходовой сумматор С, компаратор К, центральный процессор - ЦП, ЖКИ - жидкокристаллический индикатор (дисплей).

Принцип работы схемы заключается в следующем: полосо-пропускающим фильтром Ф1, с полосой пропускания от 5 до 10 Гц(в зависимости от частоты), из линии ДСН отфильтровывается узкая полоса спектра содержащая несущую генератора ЧДК, например 1523,6 Гц, а также вместе с несущей проходят вредные помехи близкие к частоте несущей. Далее производится перемножение сигналов на двух перемножителях П1 и П2. На перемножитель П1 приходит сигнал с генератора без сдвига фазы и соответствует эталонному сигналу. На перемножитель П2 с генератора приходит сигнал со сдвигом фазы 90 градусов. Далее пройдя операцию умножения, результат попадает на идентичные интеграторы, с временем интегрирования 0,1с, предварительно пройдя цепь усиления, усилившись в 100раз, для лучшего распознавания. Полученные значения с интеграторов поступают на вход АЦП. Далее оцифрованные сигналы проходит операцию самоперемножения сами на себя, проще говоря, процедуру возведения в квадрат. Полученные значения поступают на вход двухвходового сумматора. Значение, полученное после операции сложения сравнивается с порогом истинного сигнала с помощью компаратора. Окончательная информация выводится на ЖКИ для наиболее удобного восприятия оператором.

Преимущества данной схемы состоит в том, что приемник не чувствителен к синхронизации фаз генератора и приемника. Фазовый сдвиг может быть как в положительную, так и в отрицательную сторону на обоих перемножителях что не повлияет на получаемый результат на выходе компаратора. Также, схема соответствует параметрам предъявляемым к приемникам ЧДК по допустимому отклонению частоты несущей. Для более наглядных иллюстраций преимуществ схемы, обратимся к математической модели. Математическая модель схемы описана с помощью математических формул, по которым построены графики сигналов.

На рисунке 7.1 представлены сигналы, присутствующие в модели. Номерами 1,2 и 3 обозначены, соответственно, сигнал генератора ЧДК и совпадающий с ним сигнал от генератора системы без сдвига по фазе, сигнал генератора ЧДК пришедший на перемножители со сдвигом по фазе минус 100 градусов, сигнал с генератора системы со сдвигом фазы 90 градусов.

Далее на рисунке 7.2 показан график выходного сигнала с двухвходового сумматора в идеализированном случае, то есть при точном совпадении несущих частот генераторов с частотой несущей ЧДК и эталонным сдвигом фазы второго перемножителя равной 90 градусов.

Поскольку всем известно, что никакая система не имеет всегда точных и идеальных параметров, на каждую систему действуют внешние воздействия. С этими проблемами необходимо бороться с помощью самой системы, то есть аппаратным способом, либо программным. Например, сигнал с перегонного генератора может придти со сдвигом фазы минус 100 или плюс 100 градусов, но при этом частота несущей остается стабильной 1523,6 Гц.



Рисунок 7.1 - Сигналы присутствующие в модели

Построив графики, аналогичные показанным выше, на рисунке 7.2, получены значения сигнала на выходе двухвходового сумматора в зависимости от сдвига фазы входного сигнала. Время интегрирования принято одинаковым и равным 0,1 с. Сдвиги фаз сигнала генератора ЧДК приходящего на приемник взяты от минус 90 до плюс 90 градусов, с шагом 15 градусов, частота сигнала 1523,6 Гц. Результаты полученных данных приведенные в таблице 7.1.

Таблица 7.1 - Значения сигнала на выходе двухвходового сумматора при различном сдвиге фаз входного сигнала

Сдвиг фазы входного сигнала, град	Значение сигнала на выходе двухвходового сумматора, В
1	2
90,000	51,787
75,000	51,826
60,000	51,869
45,000	51,904
30,000	51,922
15,000	51,918
0,000	51,893
-15,000	51,854
-30,000	51,811
-45,000	51,776
-60,000	51,758
-75,000	51,762
-90,000	51,764

Проанализировав значения, полученные на выходе двухвходового сумматора, можно сделать вывод о том, что полезный сигнал будет иметь значения от 51,764 до 51,904 В.

Ещё одним немаловажным фактором, характеризующим данную модель, является наличие паразитных гармоник в полосе пропускания входного фильтра системы.

Рисунок 7.2 - Модель идеального выходного сигнала

В приложении Г изображены графики сигналов на выходе двухвходового сумматора при различных частотах несущей ЧДК.

Сигнал с идеальной частотой генератора ЧДК (1523,6 Гц), сигнал с допустимым отклонением частоты генератора (1522 Гц) и частотой помехи (1513,6 Гц) представлены наглядно и показывают работу приемника.

Проведя анализ данного графика, можно с уверенностью сказать, что полезный сигнал будет приниматься с достаточной точностью. Также, учтена возможность смещения частоты несущей, согласно параметрам системы ЧДК, предъявляемой к станционной аппаратуре, достаточно чёткое отделение полезного сигнала от паразитных гармоник. Данная схема позволяет принимать только одну конкретную несущую частоту.

Алгоритм работы микроконтроллера для данной модели приведен в приложении Д.

8. Построение и расчёт принципиальной схемы

Для расчёта фильтров используется программа Filter Wiz PRO v 3.0g демо-версия от компании Schematica Software. Данная программа позволяет рассчитывать аналоговые фильтры на основе операционных усилителей до 30-го порядка включительно, с максимальной добротностью не более 300. Также программа автоматически строит функциональные схемы звеньев фильтров, позволяет выбирать тип и схему звена фильтра. Программа имеет удобный интерфейс, возможность автоматического построения графиков различных характеристик фильтров, выбор значений допуска сопротивлений, возможность масштабировать графики, сохранять и загружать готовые или созданные пользователем модели фильтров.

Исходные данные к расчёту фильтра:

- Центр полосы пропускания 319,63 Гц;

- Порядок требуемого фильтра 2;

- Затухание в полосе пропускания 0,5Дб.

Внеся данные в программу, производится расчёт. Результаты расчёта приведены на рисунке 8.1.

Рисунок 8.1 - Результат расчёта фильтра на 319 Гц второго порядка

Программа позволяет выбрать пять типов схем фильтров. Фильтр Чебышева, Саллена-Кея, Баттерворда, Эллиптический, Инверсный Чебышева, Бесселя. Также при расчёте легко выбрать количество звеньев фильтра и добротность. Результат расчёта приведен в виде удобной таблицы. В данном случае из-за очевидной простоты тип схемы фильтра значения не имеет.

На следующем шаге программа строит график зависимости коэффициента затухания от частоты, который представлен на рисунке 8.2.

Рисунок 8.2 - Зависимость затухания от частоты

Следующим важным шагом при расчёте является выбор функциональной схемы фильтра из предлагаемых вариантов программой. Наиболее удобной будет схема фильтра Саллена-Кея, представленная на рисунке 8.3.

Рисунок 8.3 - Функциональная схема фильтра

В данной функциональной схеме все сопротивления приняты без учёта экспоненциальной сетки Е12. На рисунке 8.4 изображена функциональная схема фильтра с учётом номинального рядя Е12.



Рисунок 8.4 - Функциональная схема фильтра с учётом номинального ряда Е12

В последнем пункте программа строит зависимость затухания от частоты с учётом рассчитанных элементов. Итоговый график зависимости затухания от частоты приведен на рисунке 8.5.

Рисунок 8.5 - Итоговый график зависимости затухания от частоты

На графике рисунка 8.5 представлены зависимость затухания от частоты при сопротивлениях подобранных по номинальному ряду Е12 - линия 2, линии 1 соответствуют расчётные значения.

Аналогичным образом производится расчёт всех остальных фильтров.

Для реализации перемножителей выбрана схема CD4066 - четыре CMOS двунаправленных переключателя. Особенности данной схемы приведены ниже:

- 15В цифровой или ±7,5 В синусоидальный сигнал переключения;

- Типичное сопротивление в открытом состоянии при напряжении 15 В - 125Ом;

- Сопротивление входа ключа при амплитуде сигнала 15В - 5 Ом;

- Высокая степень линейности менее 0,5% искажений при f = 1кГц и напряжении 5В;

- Низкий ток утечки в выключенном состоянии, очень низкий выходной ток и высокостабильное сопротивление в открытом состоянии, при напряжении питания 10В, Т=25 градусов Цельсия.

- Низкие взаимные помехи между коммутаторами при f = 8 МГц.

Подробное описание схемы приведено в приложении E.

При построении функциональной схемы используются операционные усилители (ОУ) в схемах фильтров и интеграторов. Наиболее оптимальным вариантом будет выбор ОУ с низким уровнем шума, JFET- входами, типа TL074. Особенностями данной схемы являются:

- Низкое потребление энергии;

- Широкий диапазон синфазного и дифференцирующего напряжения;

- Защита выходов от короткого замыкания;

- Низкий коэффициент нелинейных искажений 0,003%;

- Низкий входной ток и ток смещения;

- Низкий уровень шума 18нВ/Гц при f = 1Гц;

- Высокое входное сопротивление;

- Внутренние частоты компенсации;

- Высокая скорость нарастания выходного напряжения 13В/мс;

Подробное описание схемы приведено в приложении Ж.

Кварцевый резонатор типа РПК01 HC-49U-16-3АА, с частотой 16МГц, точностью настройки Гц, диапазон температур от минус 10 до плюс 60 градусов Цельсия, устойчивость в интервале температур Гц.

В качестве устройства для защиты от опасных и мешающих влияний выбран модуль грозозащиты MC04-MZ. Схема модуля грозозащиты и подробное описание модуля грозозащиты приведены в приложении И.

В качестве блока питания выбран AC/DC преобразователь мощностью 5Вт, в корпусе для монтажа на DIN-рейку типа DRA-05-05, производимый компанией CHINFA. Подробное описание преобразователя приведено в приложении К. Перечень элементов представлен в приложении Л. Функциональная схема первого варианта устройства приведена в приложении М.

9. Описание альтернативной модели устройства

В основе принципа работы альтернативного варианта приемника лежит принцип накопления фазы в цифровой обработке сигналов. Непосредственное вычисление значений функции синуса затруднено, так как закон, по которому она изменяется, не линеен, и непосредственно трудно реализуем. Намного проще вычислять мгновенные значения фазы (аргумент функции синуса), которая изменяется линейно, а затем преобразовывать ее в значения функции с помощью перекодировочной таблицы в ROM. Поскольку фаза изменяется линейно, ее вычисление сводится к прибавлению в каждом такте некоторой добавки к текущему значению фазы.

Этот метод синтеза называют методом накопления фазы. Схематически реализация этого метода показана в приложении Н.

Имеется регистр фазы RG2, содержимое которого в каждом такте увеличивается на величину приращения фазы. Величина приращения фазы хранится в регистре RG1. В каждом такте к содержимому регистра RG2 с помощью сумматора SM прибавляется содержимое регистра RG1. Таким образом, происходит линейное увеличение (накопление) мгновенной фазы. Увеличение фазы не может происходить неограниченно, так как любое реальное цифровое устройство имеет конечную разрядность и, соответственно, ограниченный диапазон представления чисел. Например, если накопитель фазы имеет разрядность 24 бита, то код фазы может принимать значения в диапазоне от 0 до . При формировании синусоидального сигнала имеет смысл вычислять фазу только в диапазоне от 0 до . За пределами этого диапазона синусоида периодически повторяется. Тогда частота сигнала f и шаг ее перестройки f соответственно равны:

(9.1)

где а - частота дискретизации.

Значение мгновенной фазы преобразуется в мгновенное значение синусоидального сигнала с помощью перекодировочной таблицы LUT(Look-Up-Table), хранящейся в ROM. Код мгновенной фазы используется как адрес ROM, а выходной код ROM представляет собой мгновенное значение синусоидального сигнала.

Такой принцип формирования синусоидального сигнала применяется в DDS (Direct Digital Synthesizer), например, AD7008 фирмы Analog Devices. Однако, микросхемы DDS относительно дороги. С появлением быстродействующих микроконтроллеров стало возможным реализовать всю цифровую часть такого генератора сигналов программно. При этом стоимость устройства, при вполне приемлемых параметрах, получается очень низкой.

Структурная схема устройства представлена в приложении П.

На структурной схеме представлены: входной полосно-пропускающий фильтр низких частот Ф, аналогово-цифровой преобразователь - АЦП, перемножитель цифровых сигналов П, генератор синусоидального сигнала Г, интегратор И, компаратор К, схема сброса СС, RS - триггер Т.

Принцип работы схемы заключается в следующем: полосо-пропускающим фильтром Ф, с полосой пропускания от 319 до 1524 Гц, из линии ДСН отфильтровывается узкая полоса спектра, содержащая несущие частоты генератора ЧДК, например 1523,6 Гц, а также вместе с несущими проходят вредные помехи, близкие к частотам несущих, в полосе отфильрованного спектра. Далее отфильтрованный сигнал поступает на вход АЦП. С АЦП на перемножитель приходит оцифрованный сигнал в виде отдельных отсчётов с частотой дискретизации = 16кГц. Частота дискретизации выбрана из расчёта загрузки центрального процессора, если выбрать частоту дискретизации более 16кГц, то процессор будет работать в критическом режиме и может понизится общее быстродействие, как следствие перегрев и выход процессора из строя. Подробнее операция перемножения сигналов отображена на рисунке 9.1.

Рисунок 9.1 - Операция перемножения сигналов

Далее сигнал поступает на интегратор, который выделяет необходимый сигнал, накапливая сумму в течение времени интегрирования. После окончания интегрирования интегратор обнуляется. Сигнал, полученный с интегратора сравнивается с пороговым значением посредству компаратора. После компаратора сигнал поступает на RS-триггер, который выдает информацию о наличии или отсутствии сигнала от перегонного генератора. С RS - триггера сигнал поступает на ЖКИ для наиболее удобного восприятия информации оператором. Для более наглядных иллюстраций преимуществ схемы, обратимся к математической модели. Математическая модель схемы описана с помощью математических формул, по которым построены графики сигналов. Схематический график набега фазы показан на рисунке 9.2.

Рисунок 9.2 - Схематический график набега фазы

Частоту дискретизации примем равной 16кГц. Расчёт будет проведен для максимальной частоты несущей генератора, то есть 1524,6 Гц. В памяти процессора задается таблица значений синуса на периоде от 0 до , с разрешением по фазе 90/1024 градуса.

Набег фазы в каждом отсчёте рассчитывается по формуле:

(9.2)

где, - несущая частота генератора ЧДК,

- частота дискретизации.

Далее фаза пересчитывается в единицы таблицы LUT(т.е. расстояние между выборками в строках таблицы) по формуле:

(9.3)

На рисунке 9.3 представлен график дискретизованного по времени входного сигнала.

Рисунок 9.3 - График дискретизованного по времени входного сигнала

Для примера, операции интегрирования взяты два сигнала. Чтобы смоделировать систему максимально приближенную к реальной, вводятся помехи другой частоты, отличные от несущей.

Полезный входной сигнал описывается следующей математической формулой:

(9.4)

Сигнал помехи описывается следующей математической формулой:

(9.5)

После перемножения полезного сигнала и помехи с синусоидальным генератором, производится интегрирование. Результат интегрирования изображен в приложении Р.

На графике линия 1 - полезный сигнал после стадии интегрирования, с частотой 1523,6 Гц, линия 2 - помеха после стадии интегрирования, с частотой 600 Гц, линия 3 - входной сигнал, линия 4 - помеха после стадии интегрирования, с частотой 1520 Гц.

Проанализировав данный рисунок, можно сделать вывод о том, что сигнал уверенно детектируется при наличии помех как на частотах гармоник фазового тока, так и на частотах близких к несущим генераторов ЧДК.

Алгоритм работы микроконтроллера для данной модели приведен в приложении Д.

Преимущества данной схемы состоит в том, что приемник не чувствителен к синхронизации фаз генератора и приемника. Фазовый сдвиг может быть как в положительную, так и в отрицательную сторону на обоих перемножителях что не повлияет на получаемый результат на выходе компаратора. Также схема соответствует параметрам, предъявляемым к приемникам ЧДК по допустимому отклонению частоты несущей. Схема имеет достаточно простую функциональную схему: устройство защиты от мешающих и опасных влияний, входной фильтр и центральный процессор. Несмотря на очевидную простоту схемы, она способна обрабатывать сразу все 16 частот одновременно. Так как большая часть схемы реализована программно, то присутствуют затраты на написание относительно сложной программы. Сложность заключается в большом количестве операций совершаемых над регистрами и памятью (запись/чтение). Чтобы упростить процесс программирования, а также общее быстродействие устройства необходимо заменить центральный процессор. Наиболее подходящим центральным процессором в данном случае будет однокристальный 16-ти разрядный микроконтроллер с 128 Кбайт внутриситемно-программируемой флэш-памятью, с 10-ти разрядным АЦП и CAN интерфейсом LPC 2119, производимый фирмой PHILIPS. Отличительные особенности данного микроконтроллера:

- 16 кбайт встроенного статического ОЗУ;

- 128Кбайт встроенной флэш-памяти программ. 128-разр. интерфейс/ускоритель позволяет работать на частоте 60 МГц;

- Два 32-разрядных таймера (с 4 каналами захвата фронта и 4 каналами сравнения), блок ШИМ (6 выходов), часы реального времени и сторожевой таймер;

- До 46 универсальных линий ввода-вывода (поддерживают 5В уровни). До 9 линий внешних прерываний, чувствительных к фронтам или логическим уровням;

- Встроенный генератор с рабочим диапазоном 1…30МГц;

Используя данный микроконтроллер, становится возможным увеличить частоту дискретизации с 16 кГц(ATmega128) до 600 кГц, что в свою очередь увеличит точность детектирования полезного сигнала. Также данный процессор быстрее выполняет простые операции сравнения, чтения/записи данных. Более подробно данный микроконтроллер описан в приложении Т. Функциональная схема второго варианта приведена в приложении У.