Средства функциональной верификации компании Mentor Graphics

Размещено на http://www.allbest.ru/

[Введите текст]

Министерство образования Республики Беларусь

Учреждение образования

«Белорусский государственный университет информатики и радиоэлектроники»

Контрольная работа

по курсу: "Информационные технологии в проектировании ИМС"

Тема: Средства функциональной верификации компании Mentor Graphics.

Минск 2014

Содержание

Введение

1. Исследование и верификация системы на архитектурном и алгоритмическом уровне

2. Программно-аппаратная верификация на уровне RTL

3. Верификация аппаратной части на уровне RTL

4. Аппаратная эмуляция

5. Формальная верификация (контроль эквивалентности)

6. Аналоговое и смешанное моделирование систем на кристалле

Литература

Введение

Компания Mentor Graphics входит в мировую элиту поставщиков САПР электронных систем. Диапазон предлагаемых средств проектирования чрезвычайно широк и охватывает все основные направления проектирования: проектирование СБИС, печатных плат, систем - от концептуального уровня до выдачи технологических файлов для производства. В данном материале рассматривается комплекс средств функциональной верификации СБИС Mentor Graphics, анализируются основные принципы и методы верификации, заложенные в этих средствах.

В настоящее время проблема функциональной верификации СБИС приобретает доминирующее значение в общем цикле разработки и верификации электронных изделий. По последним данным примерно половина всего инженерного состава, работающего над крупными проектами, занята функциональной верификацией. Временные затраты на функциональную верификацию в общем цикле проектирования выглядят еще более впечатляюще - более 60%. При этом подавляющее большинство ошибок относится к классу логических (функциональных) ошибок [1].

Компания Mentor Graphics была одной из первых, кто в полной мере осознал решающее значение функциональной верификации в современных маршрутах проектирования. Несколько лет назад в компании было создано специальное подразделение Design Verification and Test Division, которое сосредоточило усилия исключительно на данной проблеме. В результате была разработана комплексная платформа верификации, которая получила название Scalable Verification (“Масштабируемая Верификация”) [2], [3]. В основу платформы были заложены три базовых принципа [4]:

- Комплексная верификация систем на кристалле с учетом трех основных составляющих: цифровые подсистемы, аналоговые подсистемы, встроенное программное обеспечение. Все модули платформы верификации интегрированы как по вертикали, охватывая все стадии проектирования - от системного до вентильного уровня, так и по горизонтали, обеспечивая совместное моделирование на одном уровне блоков проекта, представленных разными уровнями абстракции и разными составляющими - цифровой, аналоговой и программной частью.

- Ориентация на общепринятые стандарты языков описания проекта, позволяющая не только обмениваться проектными файлами между различными маршрутами проектирования, но и повторно использовать ранее разработанные функциональные блоки и, что еще более важно, тестбенчи. К основным стандартам можно отнести такие языки , как VHDL, Verilog 2001, SystemC, SystemVerilog, PSL.

- Использование методологии, получившей название Design for Verification (“Проектирование для Верификации”), включающей все основные методы повышения эффективности верификации: верификация с помощью ассертов (Assertion-Based Verification), верификация, управляемая полнотой функционального покрытия (Coverage-Driven Verification), автоматизация тестбенчей (Testbench Automation), моделирование на уровне транзакций (Transaction Level Modeling) и другие.

На рисунке 1 представлена схема последовательных этапов проектирования системы на кристалле и перечень средств верификации Mentor Graphics, являющихся составной частью платформы Scalable Verification, с указанием того, на каких этапах проектирования может применяться каждое из этих средств. Рассмотрим кратко назначение и основные характеристики перечисленных средств верификации, уделив особое внимание пакету Questa, который, как видно из рисунка, является ядром комплексной платформы верификации.

Рисунок 1 - Схема последовательных этапов проектирования системы на кристалле и перечень средств верификации Mentor Graphics

1. Исследование и верификация системы на архитектурном и алгоритмическом уровне

Одной из важнейших задач современной системы функциональной верификации является повышение уровня абстракции моделей и смещение центра тяжести верификации на системный уровень. На этом уровне для описания моделей используется как правило язык С/C++ (ANSI C++), моделирование выполняется на уровне транзакций, для чего используются временные (timed) или невременные (untimed) модели транзакций на языке SystemC. Данный уровень исследования и верификации системы на кристалле реализуется средствами Vista и Platform Express (Рисунок 2).

Рисунок 2 - Верификация на системном уровне с помощью Vista

2. Программно-аппаратная верификация на уровне RTL

Если на предыдущем этапе принято решение об использовании конкретного процессорного ядра, важно обеспечить возможность детальной отладки аппаратной части системы на уровне RTL, используя при этом воздействия, генерируемые при реальном исполнении встроенной программы. Эта функция реализуется с помощью пакета Seamless. Он включает интерпретаторы системы команд (тестбенч для аппаратной части системы) для более 100 стандартных микропроцессоров, модель аппаратной части системы на уровне RTL (VHDL или Verilog) и оптимизирующий интерфейс с системой отслеживания когерентности обращений к памяти. Seamless обеспечивает исчерпывающую верификацию аппаратной модели за счет прогона больших объемов встроенного кода, что позволяет практически исключить ошибки в первом физическом прототипе. Среда моделирования включает все функции программно-аппаратной отладки: компилятор, отладчик исходного кода, просмотр содержимого регистров и памяти, интерфейс с логическим анализатором. Аналогично системному уровню возможно подключение моделей на C/C++ и SystemC.

Специальная опция Seamless ASAP позволяет за счет мониторинга использования ресурсов, как и на системном уровне, исследовать и оптимизировать различные варианты архитектуры, например, реализовать аппаратно алгоритм вычисления, если его программная реализация не обеспечивает необходимую производительность системы в целом. Эта опция обычно используется в среде Platform Express. Другая опция Seamless H2C реализует обратную трансляцию HDL-кода во временное представление на C/C++ или SystemC с точностью до такта синхронизации и с гарантированной эквивалентностью за счет автоматической генерации тестбенча и проверочного теста.

В частности это позволяет быстро верифицировать на системном уровне IP-блоки, в комплект поставки которых входит только синтезируемый HDL-код.

3. Верификация аппаратной части на уровне RTL

Данный этап верификации является одним из самых трудоемких в маршруте проектирования систем на кристалле. Традиционно на этом этапе использовались HDL-симуляторы на уровне VHDL или Verilog. Одним из самых широко распространенных в мире HDL-симуляторов является пакет ModelSim, обладающий высокой производительностью, единым моделирующим ядром для VHDL, Verilog и комбинированных проектов, и широкими отладочными возможностями. Однако резкое возрастание объема и сложности систем на кристалле привело к необходимости внедрения новых методологий верификации, позволяющих более эффективно и с меньшими затратами выполнить функциональную верификацию проекта. Основными принципами новой методологии верификации являются [5]:

Верификация с помощью ассертов (ABV - Assertion-Based Verification);

Оптимизация функциональной полноты покрытия (Functional Coverage) и управление сходимостью верификации с помощью полноты покрытия (CDV - Coverage-Driven Verification);

Автоматизация создания тестбенчей (TBA - TestBench Automation) с использованием принципа наложения ограничений на генератор случайных тестов (CRT - Constrained-Random Testing);

Верификация на уровне транзакций (TLM - Transaction Level Modeling);

Автоматический синтез ассертов;

Статическая и динамическая формальная верификация ассертов;

Использование специализированных и стандартных библиотек IP-блоков для верификации.

Принципы 1-4 реализованы в платформе верификации Mentor Graphics нового поколения, получившей название Questa. Принципы 5-7 - в средствах верификации 0-In, компании, вошедшей в состав Mentor Graphics в 2003 году и являющейся в настоящее время одним из подразделений Verification and Test Division.

Рассмотрим более подробно характеристики Questa. Для традиционного моделирования VHDL, Verilog и комбинированных VHDL/Verilog проектов в Questa интегрировано моделирующее ядро ModelSim.. В этом режиме на уровне объекта верификации поддерживаются языки VHDL, Verilog и SystemVerilog, включая версии 2002, 2001 и 3.1, соответственно, а на уровне тестбенчей - SystemVerilog 3.1 и SystemC 2.1, в том числе на уровне транзакций (TLM). Пользовательский интерфейс (GUI) аналогичен интерфейсу ModelSim, что обеспечивает безболезненный переход на новую платформу. Questa включает все отладочные возможности ModelSim в режиме традиционного моделирования: анализ полноты покрытия кода, сравнение временных диаграмм, анимацию, кросс-ссылки моделирования с блок-схемой и HDL-кодом и многое другое.

На этом перекрытие функций с симулятором ModelSim заканчивается. Дополнительно Questa имеет ядро для моделирования и отладки ассертов - QuestaSim. Ассерты существенно повышают наблюдаемость событий при моделировании объекта верификации. Встроенный браузер и отладчик ассертов позволяет быстро локализовать и устранить истинную причину ошибки, в несколько раз сокращая время верификации объекта по сравнению с традиционным моделированием. Для описания ассертов Questa поддерживает языки SystemVerilog и PSL (Property Specification Language).

Таблица 1 - Матрица конфигурации Questa

Однако ассерты не только ускоряют верификацию, приближая точку наблюдения к реальному источнику возникновения ошибки, но и обеспечивают накопление, анализ и передачу информации о полноте функционального покрытия объекта верификации. Эта функция реализуется специальными конструкциями SystemVerilog и PSL и является одной из ключевых характеристик Questa, поскольку позволяет оптимальным образом управлять сходимостью процесса верификации.

Чтобы использовать информацию о полноте функционального покрытия в процессе создания и управления тестовыми воздействиями, Questa включает специальный механизм TBA (TestBench Automation), который генерирует рандомизированные тесты под управлением, специальных ограничений, задаваемых в виде информации о полноте функционального покрытия, накапливаемой в ассертах, и описываемых специальными конструкциями языков SystemVerilog и SystemC, причем последний полностью поддерживает библиотеку SCVL (SystemC Verification Library). Суть работы этого механизма сводится к отсечению уже отработанных сценариев верификации и переходу к сценариям, которые еще предстоит отработать, сокращая при этом время верификации за счет повышения сходимости. Эти принципы, реализованные в платформе Questa, получили название CRT (Constained-Random Testing) и CDV (Coverage-Driven Verification).

Интерфейсы Questa CodeLink и Questa TBX дают возможность использовать в качестве тестбенчей, соответственно, интерпретаторы программного кода встроенных процессоров, например, реализованные в Seamless, или аппаратные тестбенчи системы VStation TBX.

Таким образом, Questa представляет собой среду верификации объектов, представленных различными уровнями абстракции, с использованием стандартных языков, единого пользовательского интерфейса и интегрированной среды отладки. В Таблице 1 приведены ее суммарные характеристики.

Дополнительные возможности верификации с помощью ассертов могут быть получены путем подключения к платформе Questa средств 0-In (V2.3) [6]. Эти средства существенно повышают эффективность верификации, за счет автоматического синтеза ассертов на основании формального анализа RTL-кода. При этом могут быть использованы не только языковые (VHDL, SystemVerilog, PSL), но и библиотечные ассерты (OVL - Open Verification Library, 0-In CheckerWare - собственный формат 0-In). Формальная верификация свойств ассертов (не путать с контролем эквивалентности) позволяет, не прибегая к моделированию, повысить другую важнейшую характеристику - управляемость объекта верификации. Формальная верификация возможна как в статическом режиме, как правило, после сигнала общего сброса, так и в динамическом режиме, начиная с определенного состояния, достигнутого при моделировании объекта. Библиотека моделей для верификации 0-In CheckerWare Library включает более 70 моделей. В качестве примера можно привести PCI Express, USB 2.0, AMBA-AXI, 10 GB Ethernet и другие компоненты.

Обобщенная структурная схема платформы Questa приведена на рисунке 3.

Рисунок 3 - Обобщенная структурная схема платформы Questa

верификация questa платформа кристалл

4. Аппаратная эмуляция

В случае, если необходимо верифицировать весь кристалл на уровне RTL или даже на вентильном уровне, и объем тестов чрезвычайно велик (например, в случае регрессионного тестирования на вентильном уровне) применяются системы аппаратной эмуляции. Система эмуляции 6-ого поколения компании Mentor Graphics - VStation Pro [7] поддерживает максимальный объем проекта 120 млн. вентилей. Она реализована на FPGA и использует запатентованную технологию эмуляции Virtual Wires. Скорость эмуляции достигает нескольких МГц, скорость компиляции - более 5 млн. вентилей в час, при любой комбинации форматов входного представления объекта (VHDL/Verilog/RTL/Gate). Отладочная среда приближается по своим возможностям к системе моделирования и обеспечивает 100%-ную наблюдаемость сигналов. В режиме внутрисхемной эмуляции (in-circuit emulation) VStation Pro оперирует практически в режиме реального времени. Система поддерживает интеграцию с Seamless и Questa/ModelSim. Опция VStation TBX обеспечивает многократное ускорение процесса верификации за счет компиляции тестбенчей, написанных на языках высокого уровня в систему VStation Pro, поддерживая VHDL, Verilog, SystemC, SystemVerilog, TLM. VStation TBX имеет встроенную библиотеку описания протоколов на уровне транзакций и интегрирована с Seamless и Quetsa/ModelSim.

5. Формальная верификация (контроль эквивалентности)

При последовательном движении проекта по этапам маршрута проектирования, внесении различных изменений на RTL или вентильном уровне, например, добавлении цепей опроса состояния внутренних регистров или логики встроенного самотестирования, а также при регрессионном тестировании объекта верификации, часто возникает задача контроля эквивалентности двух объектов. Для решения этой задачи используется система формальной верификации FormalPro компании Mentor Graphics [8]. Используя формальные методы анализа, она не требует моделирования тестовых воздействий, что позволяет выполнить верификацию на порядок быстрее. Допустимая размерность объекта верификации - несколько десятков миллионов вентилей. FormalPro обеспечивает точную локализацию расхождений и их отображение в виде кросс-ссылок на RTL-код или список цепей. В качестве входного формата используется RTL или вентильное представление.

6. Аналоговое и смешанное моделирование систем на кристалле

Более 65% всех современных систем на кристалле не являются чисто цифровыми. Как правило, они включают аналоговые, аналого-цифровые, а зачастую и ВЧ/СВЧ блоки. Для верификации подобных систем необходимо иметь интегральный комплекс, позволяющий моделировать любое сочетание аналоговых и цифровых блоков, а также различных их комбинаций в любой иерархической структуре, варьируя уровень абстракции моделей отдельных блоков от высокого (С/C++, SystemC, SystemVerilog, VHDL-AMS) до самого низкого (Spice, список цепей VHDL/Verilog). Примером реализации такого комплекса может служить платформа ADVance MS компании Mentor Graphics. Структурная схема платформы ADVance MS приведена на рисунке 4. Платформа реализована на базе цифрового симулятора ModelSim, аналогового симулятора Eldo, и ядра ADMS, предназначенного для смешанного поведенческого моделирования в формате VHDL-AMS или Verilog-AMS [9]. При необходимости система может быть “усилена” опцией RF-моделирования Eldo RF и опцией динамического временного моделирования Mach TA (“быстрый Spice”).

Рисунок 4 - Структура платформы ADVance MS.

В первом случае пользователь получает возможность верифицировать сложные RF/DSP системы, объединяющие входной RF-блок с блоком цифровой обработки сигналов в рабочем диапазоне (baseband). Моделирование цифровой и смешанной части выполняется на языках VHDL, Verilog, VHDL-AMS, Verilog-AMS, а RF-части на транзисторном уровне с использованием BSIM3, BSIM4, HICUM и других моделей. Используя усовершенствованные смешанные алгоритмы моделирования в частотно-временной области, такие как MODSST (MODulated Steady-STate Analysis), и выбирая частоту дискретизации во временной области в соответствии с медленно изменяющимся baseband-сигналом, пользователь получает существенный выигрыш в быстродействии (2-3 порядка) по сравнению с традиционными методами моделирования переходных режимов, при одновременном сохранении точности моделирования критических RF-блоков.

Поддерживаются все стандартные форматы цифровой модуляции - GMSK, QPSK, QAM, GFSK, EDGE, HPSK, OFDM и другие.

Mach TA представляет собой систему высокопроизводительного динамического временного моделирования СБИС большого объема и сочетает высокую скорость моделирования (на три порядка быстрее, чем Spice-подобные симуляторы), точность, достаточную для исчерпывающей временной верификации (в пределах 3%-погрешности от Spice), и высокую допустимую размерность проектов (10 миллионов транзисторов на рабочей станции с памятью 2GB). Объект моделирования - список цепей в формате Eldo-Spice или HSpice.

Список цепей может быть получен из принципиальной схемы проекта или создан с помощью программы экстракции паразитных параметров Calibre xRC. В качестве входных воздействий могут быть использованы тестовые вектора, разработанные для симулятора ModelSim. Высокая скорость моделирования Mach TA достигается путем разбиения проекта на отдельные, слабо связанные блоки, и применения специального алгоритма поведенческого моделирования связей между блоками.

Точность моделирования внутри выделенных блоков обеспечивается применением специального пошагового алгоритма, требующего существенно меньше памяти по сравнению с традиционным Spice-моделированием.

Точность моделирования транзисторов обеспечивается применением четырехполюсных моделей, учетом накопления заряда, вольт-зависимыми величинами емкостей, вариацией порогового значения обратного смещения.

Предусмотрен как пакетный, так и интерактивный режим моделирования.

Литература

1. 2004 IC/ASIC Functional Verification Study // Collet International Research, 2004.

2. Brian Bailey The Need for a Scalable Verification Methodology to Overcome the Limitations of Current Verification Approaches // Mentor Graphics White Paper, 2004.

3. А.Л. Лохов Функциональная верификация СБИС // Электроника: Наука, Технология, Бизнес, 1/2004.

4. Ping Yeung Four Pillars of Assertion-Based Verification // Euro DesignCon, 2004.

5. Assertion-Based Verification V2.3 User Guides, 0-In Design Automation, 2004.

6. Mitch Dale, “The Value of Hardware Emulation”, Mentor Graphics White Paper, 2003.

7. Ian Burgess Gate-Level Functional verification is Imperative and Equivalence Checking Provides the Solution // Mentor Graphics White Paper, 2004.

8. Rami Ahola, et al. BlueTooth Transceiver Design with VHDL-AMS // Mentor Graphics Deep Submicron Technical Publication”, 2003.

Размещено на Allbest.ru