С развитием интегральной технологии некоторые типы полупроводниковых ЗУ по многим параметрам превосходят магнитные.

Емкость полупроводниковых ОЗУ обычно выражается в битах. Емкость кристалла может составлять от 1024 бит до 4 Мбит и более. Информационная организация кристалла памяти задается произведением

nm, где n - число m-разрядных слов. Например, организация кристалла 4К4 означает, что в нем может храниться 4К (4096) 4-разрядных слов.

Полупроводниковые ОЗУ принято классифицировать по технологии изготовления, способу хранения информации и по способу обращения.

По технологии изготовления различают ПОЗУ на биполярных транзисторах и МОП - транзисторах. Биполярные ЗУ имеют высокое быстродействие, но меньшую плотность размещения запоминающих элементов на кристалле, большую потребляемую мощность и стоимость.

МОП-ЗУ имеют значительно меньшую стоимость, большую емкость одного кристалла и незначительную потребляемую мощность. Однако быстродействие МОП-ЗУ значительно ниже по сравнению с ЗУ на биполярных элементах.

По способу хранения информации различают статические и динамические запоминающие устройства.

В статических ОЗУ элементом, хранящим информацию, является статический триггер (RS-триггер, D-триггер). В динамических ОЗУ информация фиксируется в виде заряда емкости конденсатора. Со временем из-за утечки заряда происходит разрушение информации, поэтому для ее сохранения требуется периодически осуществлять подзаряд емкости, т. е. выполнять восстановление (регенерацию) информации.

В динамических ЗУ транзисторно-зарядовый ЗЭ использует для хранения информации паразитную емкость, обусловленную наличием p-n переходов в МОП - транзисторах. Простейшей схемой этого вида является однотранзисторный ЗЭ, в котором для запоминания используют емкость стока или специальный конденсатор.

В режиме хранения (Хр) логической 1 паразитная емкость (конденсатор) заряжена, в режиме хранения 0 - заряд отсутствует. При считывании импульс подается в адресную шину (на затвор транзистора), а заряд (если хранилась 1) - в разрядную шину. Таким образом, считывание производится с разрушением информации. При записи (регенерации) 1 в РШ посылается сигнал "1", под воздействием которого при открытом транзисторе происходит заряд емкости (конденсатора). Время хранения заряда из-за токов утечки ограничивается десятками, сотнями микросекунд. В силу этого необходимо периодически восстанавливать информацию в ЗЭ. Поэтому данный вид ЗЭ является динамическим.

Транзисторно-зарядовые динамические ЗЭ обладают простой схемой по числу деталей, что позволяет иметь малые габариты (площадь одного ЗЭ - 0,005мм²), изготавливаются методами интегральной технологии, имеют сравнительно малый уровень рассеиваемой энергии (0,1мВт) и высокое быстродействие (длительность такта - несколько десятков наносекунд).

Создание ЭВМ связано с разработкой быстрых, надежных и экономичных ОЗУ большой емкости, предназначенных для хранения, оперативного считывания и записи информации.

Динамические БИС ЗУ строятся на динамических элементах памяти. Информация в ЭП этого типа хранится в виде заряда запоминающего конденсатора. Простота схемных решений динамических ЭП позволяет им занимать меньшую площадь по сравнению со статическими. Динамические БИС ЗУ реализуются на основе интегральных транзисторов МОП - структурой. Развитие схемотехники ДБИС ЗУ шло по пути уменьшения числа МОП - транзисторов, образующих ЭП. Современные ДБИС ЗУ проектируются на основе однотранзисторных ЭП, в отличие от трехтранзисторных ЭП, характерных для микросхем памяти ранних разработок. Это позволяет иметь для ДБИС ЗУ большую информационную емкость, меньшие потребляемую мощность и стоимость, чем для статических БИС ЗУ.

Для обеспечения сохранности информации в ЭП необходима периодическая регенерация заряда конденсатора, поскольку из-за токов утечки запоминающий конденсатор может разряжаться. Это осуществляется с помощью периодических циклов регенерации, во время которых информация из ЭП считывается и вновь записывается в ЭП.

Периодичность восстановления информации в ЭП называется периодом регенерации.

На примере ДБИС ЗУ К565РУ5 рассмотрим более подробно технические характеристики и принципы работы микросхем памяти динамического типа. Условное графическое изображение ДБИС ЗУ представлено на рисунке 2.

ДБИС ЗУ К565РУ5 представляет собой запоминающее устройство с произвольной выборкой, организованное в виде 65536 одноразрядных слов (64К1). По всем входам и выходу она совместима с ТТЛ - схемами. ДБИС ЗУ выполнена в 16-выводном корпусе, изготовлена по двухуровневой поликремниевой n-канальной МОП - технологии.

Функционирование микросхемы памяти осуществляется при подаче двух внешних тактовых сигналов RAS и CAS, обеспечивающих с помощью ГТС1 и ГТС2 формирование внутренней временной диаграммы работы ДБИС ЗУ. Элементы памяти организованы в виде матрицы ЭП, состоящей из 128 строк и 512 столбцов. Для выбора любого из 65536 элементов памяти необходимо на 8-разрядный регистр адреса подать в мультиплексном режиме (за два последовательных сообщения) 16-разрядный код адреса. При этом восемь разрядов кода адреса строк (А0 - А7) принимаются на РгА с помощью сигнала RAS , а восемь разрядов кода адреса столбцов (А8 - А15) - с помощью сигнала CAS. Дешифрация строк и столбцов осуществляется с помощью ДшХ и ДшУ.

Микросхема памяти работает в следующих основных режимах:

а) запись;

б) считывание;

в) считывание - модификация - запись;

г) страничная запись;

д) страничное считывание;

е) регенерация.

Рисунок 2.1 - Условное графическое обозначение ИМС К565РУ5

В режиме записи после перехода сигналов RAS, WR/RD и CAS в активное состояние - (логический 0) входная информация DI принимается сначала на входной триггер - защелку, а затем перезаписывается в выбранный ЭП. Стробом приема числа DI является тот из сигналов WR/RD или CAS, который позже переходит в активное состояние. При этом если сигнал WR/RD становится активным раньше сигнала CAS, то время установления и удержания числа DI отсчитывается от момента подачи сигнала CAS. Это так называемый режим ранней записи. В режиме поздней записи сигнал WR/RD задерживается относительно сигнала CAS, а время установления и удержания входных данных отсчитывается от перехода сигнала WR/RD в активное состояние. Наличие перечисленных режимов записи позволяет более гибко использовать ДБИС ЗУ при построении на ее основе запоминающих устройств.

В режиме считывания информация DO появляется на выходе после перехода сигнала RAS в активное состояние и сохраняется на выходе микросхемы памяти до тех пор, пока CAS не перейдет в состояние логической 1. Считывание информации происходит без ее разрушения. Выходная информация не инвертируется относительно записываемой.

В режиме считывания - модификации - записи происходит считывание информации, ее модификация (изменение) в случае необходимости с последующей записью данных по одному и тому же адресу ДБИС ЗУ. Этот режим используется, например, в запоминающих устройствах с коррекцией ошибок или в ЗУ с побайтной записью информации. Так как длительность цикла режима считывания-модификации записи меньше суммарной длительности циклов считывания и записи, то применение этого режима позволяет в ряде случаев улучшить технические характеристики запоминающих устройств.

В режиме страничной записи (считывания) происходит запись (считывание) информации в ЭП, расположенных в разных столбцах одной из постоянно выбранных в пределах цикла обращения строки. В этом режиме достигается повышение быстродействия ДБИС ЗУ.

В режиме регенерации за один цикл происходит восстановление данных всех 512 элементов памяти, расположенных в пределах той строки, адрес которой соответствует коду адреса регенерации. Восстановление информации во всей ДБИС ЗУ осуществляется при периодическом переборе всех 128 строк за время, не превышающее 2 мс. В этом режиме на входы ДБИС ЗУ достаточно подать сигнал RAS и адрес строки (А0 - А7). Так как сигнал CAS равен при этом логической 1, то выход ДБИС ЗУ находится в состоянии высокого импеданса. Описанный режим называется только RAS. Существует еще так называемый режим скрытой регенерации. Он реализуется, если после цикла обращения, предшествующего циклу только RAS, сигнал CAS остается в состоянии логического 0. В этом случае выход ДБИС ЗУ не меняет того состояния, в которое он установился в предыдущем цикле обращения. Эта особенность ДБИС ЗУ используется для организации скрытой регенерации, когда повторная подача сигнала RAS при активном сигнале CAS формирует цикл регенерации при сохранении на выходе ДБИС ЗУ информации, считанной в предыдущем цикле.

Модуль памяти построен на микросхемах К565РУ5 путем соединения их одноименных выводов, кроме информационных.

Функционирование микросхемы памяти осуществляется при подаче двух внешних тактовых сигналов RAS и CAS, обеспечивающих с помощью ГТС1 и ГТС2 формирование внутренней временной диаграммы работы ДБИС ЗУ. Сигналы RAS и CAS формирует контроллер ОЗУ, сигнал MWTC с шины управления подан на вход W/R. Сигнал ОЕ управляет выходами: при 0 они открыты для считывания, при 1-переходят в третье состояние, сигнал СЕ управляет входами: при 1 они открыты для записи, при 0 блокированы.

Элементы памяти организованы в виде матрицы ЭП, состоящей из 128 строк и 512 столбцов. Для выбора любого из 65536 элементов памяти необходимо на 8-разрядный регистр адреса подать в мультиплексном режиме (за два последовательных сообщения) 16-разрядный код адреса. Это выполнено с целью уменьшения числа необходимых выводов корпуса в микросхемах динамического ОЗУ код адреса вводят по частям. Вначале вводятся восемь разрядов кода адреса строк (А0 - А7) принимаемых на РгА с помощью сигнала RAS , затем восемь разрядов кода адреса столбцов (А8 - А15) - с помощью сигнала CAS. Дешифрация строк и столбцов осуществляется с помощью ДшХ и ДшУ.

Сигналы RAS, SED1 и CAS должны поступать на динамическое ОЗУ и мультиплексоры с определенными временными сдвигами.

Для снижения степени рассогласования с ТТЛ управляющими элементами целесообразно подключение всех адресных и управляющих линий к входам микросхем памяти осуществлять через резисторы с сопротивлением 20-30 Ом. Буфер выходных данных реализуем на параллельном 8-разрядном регистре КР580ИР82. В блоке ОЗУ буферизованы только его выходные линии.

Мультиплексор, выполненный на схемах К555КП2, обеспечивает последовательный во времени ввод адресного кода строк AX {AO-A7} и столбцов AY {A8-A15} в модуль ОЗУ.

Адресные сигналы поступают на входы D0.0, D1.0 и D0.1, D1.1 мультиплексорных микросхем и коммутируются на выходы под управлением сигнала на входе SED2(AY/AX) при наличии на другом управляющем входе SED1(REF) уровня 0. Условия коммутации сигналов: при AY/AX=0 к выходам подключаются каналы D0.0, D0.1 и, следовательно, на адресные входы ОЗУ поступает адрес строк AX; при AY/AX=1 к выходам подключаются каналы D1.0, D1.1 и к ОЗУ направляется код адреса столбцов AY.

Сигналы управления: REF- признак режима регенерации и AY/AX-сигнал мультиплексирования каналов, вырабатывает контроллер.

В режиме регенерации REF=1 и мультиплексор коммутирует на выходы при изменении AY/AX каналы D2.0, D3.0 и D2.1, D3.1. Но так как указанные каналы попарно соединены, то на результат коммутации сигнал AY/AX влияния не оказывает: при любых его значениях на выходы мультиплексора поступают адреса регенерации AR, вырабатываемые счетчиком контроллера. Эти сигналы адресуют только строки, сигналы адреса столбцов в этом режиме на адресных входах отсутствуют.

Максимально допустимый интервал между двумя последовательными регенерациями запоминающих элементов (ЗУ) (период регенерации) составляет 2 мс, а время регенерации одного элемента (цикл регенерации) 230..460 нс.

При отсутствии обращения к ОЗУ, ОЗУ работает только в режиме регенерации. С каждым тактом контроллер формирует сигналы RAS, REF и код адреса очередной строки, и инициирует работу модуля памяти по циклу регенерации.

Процесс регенерации прекращается при обращении микропроцессора к ОЗУ, и контроллер обрабатывает требование микропроцессора. В конце цикла обращения контроллер переводит блок ОЗУ в режим регенерации, продолжая этот процесс с адреса, на котором он был прерван.

Регенерация, осуществляемая по описанному алгоритму, называется “прозрачной”: она незаметна для микропроцессора и не снижает скорость обработки программ. Условием для применения этого способа является наличие временных интервалов между двумя любыми обращениями микропроцессора к ОЗУ, достаточных для проведения одного цикла регенерации, т.е. регенерации при обращении к модулю ОЗУ по одному адресу.

2.2 Разработка модуля памяти системы автоматизированного контроля