Разработка интегральной микросхемы средней степени интеграции
Анализ разработки преобразователя кода из прямого двоичного и циклического кода Джонсона. Описание функций и синтеза структуры устройства и функциональных узлов. Изучение проектирования регистра памяти, мультиплексора, сдвигового регистра и счетчика.
| Рубрика | Коммуникации, связь, цифровые приборы и радиоэлектроника |
| Вид | практическая работа |
| Язык | русский |
| Дата добавления | 08.03.2012 |
| Размер файла | 261,7 K |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Размещено на http://www.allbest.ru/
Содержание
Введение
1. Описание функций и синтез структуры устройства
2. Синтез структуры функциональных узлов
2.1 Проектирование регистра памяти
2.2 Проектирование мультиплексора
2.3 Проектирование счетчика
2.4 Проектирование сдвигового регистра
2.5 Проектирование D-триггера
3. Структурная схема преобразователя кода, смоделированного в системе QuartusII
Заключение
Список использованной литературы
Введение
Преобразователем кода называется комбинационное устройство, предназначенное для изменения вида кодирования информации. Необходимость в преобразовании кодов связана с тем, что в цифровой системе для представления информации используется несколько разновидностей двоичного кода (прямой, обратный, дополнительный, двоично-десятичный, двоично-десятичный с избытком 3 и т. д.). Используются и другие виды кодов, позволяющие, например, при передаче информации по линиям связи уменьшать вероятность появления ошибки, обнаруживать или даже исправлять ее в дальнейшем. Примерами таких кодов являются коды, построенные по принципу 2 из 5 (в которых из пяти символов два всегда имеют единичное значение), коды с проверкой четности или нечетности, коды Хемминга. В настоящей работе разработан преобразователь кода из прямого двоичного и циклический код Джонсона.
1 Описание функций и синтез структуры устройства
В данной работе требуется спроектировать преобразователь кода из прямого двоичного в циклический код Джонсона, при этом входной 4-разрядный код подается параллельно, а результат преобразования выдается последовательно.
В таблице 1 представлены входные и выходные данные разрабатываемого устройства.
Таблица 1 -Входные и выходные данные устройства
|
Число |
Двоичный код |
Циклический код Джонсона |
|
|
0 |
0000 |
00000000 |
|
|
1 |
0001 |
00000001 |
|
|
2 |
0010 |
00000011 |
|
|
3 |
0011 |
00000111 |
|
|
4 |
0100 |
00001111 |
|
|
5 |
0101 |
00011111 |
|
|
6 |
0110 |
00111111 |
|
|
7 |
0111 |
01111111 |
|
|
8 |
1000 |
11111111 |
|
|
9 |
1001 |
11111110 |
|
|
10 |
1010 |
11111100 |
|
|
11 |
1011 |
11111000 |
|
|
12 |
1100 |
11110000 |
|
|
13 |
1101 |
11100000 |
|
|
14 |
1110 |
11000000 |
|
|
15 |
1111 |
10000000 |
Структурная схема преобразователя кода приведена в НУФМ.431231.001Э1. Основные входы и выходы устройства:
- вход тактовой частоты Clock;
- вход разрешающего сигнала Enable;
-четырех и восьмиразрядная входная DV[0…3] и d00…d07 шины данных;
- выход восьмиразрядного слова в последовательной форме Q;
- выходCs, показывающий достоверность выходящего кода.
Устройство функционирует следующим образом: перед началом работы происходит очистка сдвигового регистраDD19, осуществляемая подачей высокого уровня на вход R. В это же время на вход подается 4-разрядное двоичное слово, которое защелкивается в параллельном регистреDD0…DD3.В схеме используется мультиплексорDD20…DD27, на его входы подаётся код Джонсона.
Двоичное слово из параллельного регистра DD0…DD3подается на адресные входы мультиплексора, и на выходе мультиплексора мы получаем код Джонсона в параллельной форме. В это время счетчик состоящий из двух D-триггеров DD4 и DD5 отсчитывает 2 такта, на которые сигнал задержался в параллельном регистре и мультиплексоре. Затем логическая «1» поступает на вход END-триггераDD16, который разрешает сдвиг сдвиговому регистру, а также на вход Lрегистра, который разрешает прием с мультиплексора кода Джонсона в параллельной форме. Как только начинается сдвиг параллельного кода в регистре, включается счетчик состоящий из 8 D-триггеровDD6…DD13, который отсчитывает 8 тактов. На выходе счетчика логическая «1» инвертируется в «0», и поступает на вход RD-триггера DD16, а затем на вход ENсдвигового регистра, что запрещает дальнейший сдвиг регистру, также логическая «1» поступает на элемент ИЛИ-НЕDD18, а затем на вход Rсдвигового регистра и регистр очищается. В схеме также используются 2 D-триггераDD14 и DD15, которые необходимы для вывода сигнала cs, который показывает достоверность выходящего кода и позволяет сравнивать длительность последовательности в коде Джонсона.
2. Синтез структуры функциональных узлов
2.1 Проектирование регистра памяти
Регистр памяти - это устройство, предназначенное для хранения информации. Согласно техническому заданию разрядность входного кода - 4, значит регистр будет состоять из 4 триггеров.
Регистр памяти можно спроектировать на любых типах триггеров. Спроектируем регистр на D-триггерах. Структурная схема такого регистра представлена в НУФМ.431233.001Э1.
Регистр памяти состоит из четырех D-триггеров, каждый из которых хранит один разряд входного четырехбитного слова. Запись в регистр разрешается при подаче высокого уровня на разрешающий вход Enable, и осуществляется при подаче положительного фронта на вход Clock.
2.2 Проектирование мультиплексора
Мультиплексором называется устройство, обеспечивающее передачу информации, поступающей по нескольким линиям на одну линию.
Так как разрядность кода Джонсона - 8, то устройство состоит из 8 мультиплексоров, каждый из которых имеет по 16 информационных входов и по 4 адресных входа. На адресные входы S0…S3подается входной двоичный код с регистра памяти, а на выходе каждого мультиплексора получаем по одному разряду числа в коде Джонсона. Структурная схема мультиплексора представлена в НУФМ.431243.001Э1.
Функция мультиплексора в общем виде:
(1)
где mi- минтерм i-й строки;
di- i-й вход.
Для проектирования мультиплексора составим таблицу 2.
Таблица 2-Таблица истинности мультиплексора
|
S3 |
S2 |
S1 |
S0 |
F7 |
F6 |
F5 |
F4 |
F3 |
F2 |
F1 |
F0 |
|
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
|
|
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
|
|
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
|
|
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
|
|
0 |
1 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
|
|
0 |
1 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
1 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
|
|
1 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
|
|
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
|
|
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
|
|
1 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
|
|
1 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
1 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
По данным таблицы 2 составим карты Карно(Рисунок 1).
F7 F6
|
S1S0 S3S2 |
00 |
01 |
11 |
10 |
S1S0 S3S2 |
00 |
01 |
11 |
10 |
||
|
00 |
00 |
||||||||||
|
01 |
01 |
1 |
|||||||||
|
11 |
1 |
1 |
1 |
1 |
11 |
1 |
1 |
1 |
|||
|
10 |
1 |
1 |
1 |
1 |
10 |
1 |
1 |
1 |
1 |
F5 F4
|
S1S0 S3S2 |
00 |
01 |
11 |
10 |
S1S0 S3S2 |
00 |
01 |
11 |
10 |
||
|
00 |
00 |
||||||||||
|
01 |
1 |
1 |
01 |
1 |
1 |
1 |
|||||
|
11 |
1 |
1 |
11 |
1 |
|||||||
|
10 |
1 |
1 |
1 |
1 |
10 |
1 |
1 |
1 |
1 |
F3 F2
|
S1S0 S3S2 |
00 |
01 |
11 |
10 |
S1S0 S3S2 |
00 |
01 |
11 |
10 |
||
|
00 |
00 |
1 |
|||||||||
|
01 |
1 |
1 |
1 |
1 |
01 |
1 |
1 |
1 |
1 |
||
|
11 |
11 |
||||||||||
|
10 |
1 |
1 |
1 |
1 |
10 |
1 |
1 |
1 |
F1 F0
|
S1S0 S3S2 |
00 |
01 |
11 |
10 |
S1S0 S3S2 |
00 |
01 |
11 |
10 |
||
|
00 |
1 |
1 |
00 |
1 |
1 |
1 |
|||||
|
01 |
1 |
1 |
1 |
1 |
01 |
1 |
1 |
1 |
1 |
||
|
11 |
11 |
||||||||||
|
10 |
1 |
1 |
10 |
1 |
Рисунок 1 - Карты Вейча - Карно для мультиплексора
По картам составим функции и реализуем их в базисе «и-не».
2.3 Проектирование счетчика
Счетчиком называется устройство, выходное состояние которого пропорционально количеству импульсов поданных на вход.
В данном устройстве используются двасуммирующих счетчика с модулем счета 2 и с модулем счета 8, считающих в прямом двоичном коде. Счетчик осуществляет подсчет записанных в память байт данных.В данной курсовой работе используется последовательный счетчик, который представляет собой последовательно соединенные D-триггерыDD4...DD5 и DD6…DD13.Счетчик подсчитывает 8 тактов в течении которых сдвиговому регистру разрешается сдвиг 8-разрядного кода Джонсона.
Оба счетчика спроектированы на основе D-триггеров. Все используемые триггеры имеют 2 входа: синхронизация фронтомC, и информационный входD. Структурная схема такого D-триггера представлена в НУФМ.431253.001Э1. Счетчик начинает счет при подаче высокого уровня на входD. Спроектируем счетчик с модулем счета 8. Для проектирования счетчика составим таблицу 3.
Таблица 3 - Таблица состояний счетчика
|
№ |
Q2 t |
Q1 t |
Q0 t |
Q2t+1 |
Q1t+1 |
Q0t+1 |
FQ2 |
FQ1 |
FQ0 |
|
|
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
? |
|
|
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
? |
||
|
2 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
? |
|
|
3 |
0 |
1 |
1 |
1 |
0 |
0 |
? |
|||
|
4 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
? |
|
|
5 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
? |
||
|
6 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
? |
|
|
7 |
1 |
1 |
1 |
0 |
0 |
0 |
По данным таблицы 3 составлены карты внутренних переходов (Рисунок 2).
FQ2 FQ1
|
Q1Q0 Q2 |
00 |
01 |
11 |
10 |
|
|
0 |
0 |
0 |
? |
0 |
|
|
1 |
1 |
1 |
1 |
||
|
Q1Q0 Q2 |
00 |
01 |
11 |
10 |
|
|
0 |
0 |
? |
1 |
||
|
1 |
0 |
? |
1 |
FQ0
|
Q1Q0 Q2 |
00 |
01 |
11 |
10 |
|
|
0 |
? |
? |
|||
|
1 |
? |
? |
Рисунок 2 - Карты внутренних переходов счетчика
Приведем ниже словарь переходов D-триггера (таблица 4), с помощью которого составим Карты Вейча - Карно для входов D2, D1, D0.
Таблица 4 - Словарь переходов D-триггера
|
D |
FQ |
|
|
0 |
0 |
|
|
1 |
1 |
|
|
1 |
? |
|
|
0 |
Запишем Карты Вейча - Карно для входов D2, D1, D0.
D2 D1
|
Q1Q0 Q2 |
00 |
01 |
11 |
10 |
|
|
0 |
1 |
||||
|
1 |
1 |
1 |
1 |
||
|
Q1Q0 Q2 |
00 |
01 |
11 |
10 |
|
|
0 |
1 |
1 |
|||
|
1 |
1 |
1 |
D0
|
Q1Q0 Q2 |
00 |
01 |
11 |
10 |
|
|
0 |
1 |
1 |
|||
|
1 |
1 |
1 |
Рисунок 3 - Карты Вейча - Карно для счетчика
По картам составим функции, реализуем их в базисе «и-не».
Структурные схемы счетчиков представлены в развернутом виде на главном чертеже в НУФМ.431231.001Э1.
2.4 Проектирование сдвигового регистра
Последовательный регистр (регистр сдвига) обычно служит для преобразования последовательного кода в параллельный и наоборот. Применение последовательного кода связано с необходимостью передачи большого количества двоичной информации по ограниченному количеству соединительных линий. При параллельной передаче разрядов требуется большое количество соединительных проводников. Если двоичные разряды последовательно бит за битом передавать по одному проводнику, то можно значительно сократить размеры соединительных линий на плате (и размеры корпусов микросхем).
В данной работе используется параллельно-последовательный регистр, необходимый для преобразования параллельного кода Джонсона в последовательный. Сдвиговый регистр спроектирован на D-триггерах. Так как код Джонсона 8 - разрядный, то сдвиговый регистр будет состоять из 8 D-триггеров, которые имеют 5 входов: информационный вход D, для загрузки информации; вход синхронизации С; вход L,разрешающий загрузку информации в регистр; вход Rдля очистки регистра; вход EN, разрешающий сдвиг регистру; а также вход D0, необходимый для приема старшего разряда с предыдущего D-триггера. Структурная схема такого регистра представлена в НУФМ.431333.001Э1.
2.5 Проектирование D-триггера
D-триггер - запоминает состояние входа и выдаёт его на выход. D-триггеры имеют, как минимум, два входа: информационный D и синхронизации С. После прихода активного фронта импульса синхронизации на вход С D-триггер открывается. Сохранение информации в D-триггерах происходит после спада импульса синхронизации С. Так как информация на выходе остаётся неизменной до прихода очередного импульса синхронизации, D-триггер называют также триггером с запоминанием информации или триггером-защёлкой.
В работе D-триггер, используется для реализации счетчиков, регистров, а также по отдельности для хранения 1 разряда информации. В зависимости от назначения D-триггер имеет различное число входов: информационный вход, вход синхронизации, вход разрешения, вход установки, вход сброса. Структурные схемы нескольких D-триггеровс разным число входов представлены в НУФМ.431253.001Э1 и НУФМ.431353.001Э1.
3. Структурная схема преобразователя кода, смоделированного в системе QuartusII
Структурная схема преобразователя кода, смоделированного в системе QuartusII, представлена на рисунке 4, временная диаграмма представлена на рисунке 5.
Рисунок 4 - Структурная схема преобразователя кода
Рисунок 5 - Временная диаграмма работы устройства
Заключение
преобразователь циклический мультиплексор сдвиговый
В данной работе был спроектирован преобразователь кода из прямого двоичного в циклический код Джонсона. Устройство состоит из мультиплексора, нескольких счетчиков, D-триггеров, регистра памяти и сдвигового регистра. Устройство было спроектировано в системе QuartusII, представлены структурная схема устройства, а также временная диаграмма работы устройства, подтверждающая правильную работу устройства.
Список использованной литературы
1 Угрюмов Е.П., Цифровая схемотехника: Учеб. пособие для вузов 2-е изд., перераб. и доп. - СПб.: БХВ- Петербург, 2004. - 800 с.: ил.
2 А. Г. Алексенко, И. И. Шагурин Микросхемотехника: Учебное пособие для вузов - Под ред. И. И. Степаненко. -М.: Сов. Радио, 1982, - 416 с.: ил.
3 Новиков Ю.В., Основы цифровой схемотехники. Базовые элементы и схемы. Методы проектирования. - М.: Мир, 2001. - 379 с.: ил.
Размещено на Allbest.ru
Подобные документы
Структура и диаграмма работы генератора чисел как "черного ящика". Методы и способы построения ГЧ на базе счетчика Джонсона, сдвигового регистра, триггеров, двоичного и кольцевого счетчика. Выбор оптимального ГЧ в соответствии с критерием оптимизации.
курсовая работа [4,3 M], добавлен 13.11.2013Получение канонической формы представления логических функций. Минимизация совершенной дизъюнктивной нормальной формы функций методами Карно и Кайва. Моделирование схемы преобразователя двоичного кода в код индикатора с помощью Electronics Workbench.
курсовая работа [1,7 M], добавлен 14.12.2012Разработка схемы преобразователя двоичного кода в код индикатора, ее реализация на базе простых логических элементов и с использованием комбинационных устройств. Получение совершенной дизъюнктивной нормальной формы, основные методы ее минимизации.
курсовая работа [1,5 M], добавлен 28.12.2012Разработка преобразователя двоичного кода на базе элементов 2И и его расчет с простым инвертором по максимальным значениям входного и выходного тока для уровня логического нуля. Построение двоичного счётчика со схемой гашения на базе синхронного триггера.
курсовая работа [753,2 K], добавлен 26.02.2013Основные способы реализации преобразователей кодов. Структурная схема преобразователя двоичного кода, описание работы ее составных элементов: DIP-переключателей, семисегментного индикатора с дешифратором. Основы моделирования схемы в среде Quartus II.
контрольная работа [414,9 K], добавлен 31.07.2010Подсчет числа сигналов, поступающих на вход реверсивного счетчика, фиксации числа в виде кода, хранящегося в триггерах. Разработка структурной и функциональной схем счетчика, выбор элементной базы устройства. Электрические параметры микросхемы КР1533.
курсовая работа [670,1 K], добавлен 07.01.2014Системы радио и проводной связи, цифровые устройства. Схема формирования входного двоичного кода, преобразования кодов и управления. Индикация выходного двоичного кода, состоящая из светодиодов. Схема индикации десятичного эквивалента преобразуемого кода.
курсовая работа [857,0 K], добавлен 10.02.2012Разработка и описание принципиальной схемы дискретного устройства. Синтез основных узлов дискретного устройства, делителя частоты, параллельного сумматора по модулю два, параллельного регистра, преобразователя кодов. Генератор прямоугольных импульсов.
курсовая работа [1,6 M], добавлен 20.05.2014Сферы применения цифровых устройств и цифровых методов. Преобразование одного кода в другой с помощью преобразователей кодов. Структурная схема устройства, его основные узлы. Синтез схем формирования входного двоичного кода и его преобразования.
реферат [719,9 K], добавлен 10.02.2012Цифровые автоматы - логические устройства, в которых помимо логических элементов имеются элементы памяти. Разработка микропрограммного цифрового автомата на основе микросхем малой степени интеграции. Синтез преобразователя кода и цифровая индикация.
курсовая работа [2,7 M], добавлен 26.05.2012
