Розробка цифрових комбінаційних пристроїв та цифрових пристроїв з пам’яттю

Размещено на http://www.allbest.ru/

Зміст

Вступ

Реферат

Технічне завдання

1. Теоретичні відомості

1.1 Цифрові комбінаційні пристрої

1.1.1 Суматори

1.1.2 Дешифратори

1.1.3 Шифратори

1.1.4 Перетворювачі кодів (ПК)

1.1.5 Myльтиплексори

1.1.6 Демультиплексори

1.2 Цифрові пристрої з пам'яттю

1.2.1Тригери

1.2.2 Регістри

1.2.3 Лічильники

2. Практична частина

Висновки

Список літератури

Вступ

Головними задачами при виконання курсової роботи є :

- закріплення та розширення знань по предмету схемотехніка;

- набуття навичок самостійної роботи;

- отримання навичок збору та аналізу необхідної літератури;

- вміння працювати з літературою;

- формування досвіду по роботі з документацією

Комп'ютерна схемотехніка - це технічний напрямок, зв'язаний із розробкою, від лагодженням, обслуговуванням комп'ютерних, комп'ятеризованих та інтегрованих систем.

Ці знання необхідні фахівцям, зв'язаним з інтенсивним використанням комп'ютерної техніки, автоматизованих систем обробки даних і керування, спеціалістам з електроніки та радіотехніки, цифрових автоматів і робототехніки.

Знання комп'ютерної схемотехніки потрібно також всім тим, хто зв'язаний із створенням програмного забезпечення автоматизованих систем і комп'ютерів, що визначається тісною взаємодією апаратних й програмних засобів. Програміст, що добре знає апаратну частину завжди має перевагу перед іншими, його програми будуть більш ефективнішими та досконалішими.

Реферат

Пояснювальна записка: джерела інформ.

Об'єкт розробки курсової роботи цифрові комбінаційні пристрої і цифрові пристрої з пам'яттю.

Мета роботи: Розробка цифрових комбінаційних пристроїв та цифрових пристроїв з пам'яттю.

Ключові слова: суматор, дешифратор, шифратор, перетворювач кодів, мультиплексор, демультиплексор, тригер, регістр, лічильник.

Технічне завдання

цифровий сигнал пам'ять тригер

Завдання 1

Розробити перетворювач коду по схемі дешифратор-шифратор з шифратором виконаним по матричній діодній схемі, для перетворення вхідних функцій, заданих табл., у відповідні їм вихідні за умови, що вхідні функції задані двійковим чотирирозрядним кодом, вихідні -- двійковим п'ятирозрядним кодом, а діапазон зміни параметра що складає (0...1) р/2 з дискретністю 0,1.

Завдання 2

Розробити на основі мультиплексора 8Ч1 (наприклад, мікросхема

К155КП7) комбінаційну схему для реалізації чотиримісних логічних функцій

Завдання 3:

Розробити на основі мультиплексора 8х1 (наприклад, мікросхема К155КП7) комбінаційну схему для реалізації 4-місних логічних функцій, заданих табл.1.

Дослідити роботу пристрою за допомогою електронного симулятора MicroCap.

Завдання 4

Розробити 3-розрядний паралельний регістр реалізації трьох функцій y₁, y₃, y₉ з використанням Т-тригера. Побудувати і намалювати схему, виконати моделювання симулятором MicroCap, по часових діаграмах визначити час виконання мікрооперації t_МО і максимальну частоту надходження керуючих сигналів f_ymax.

Завдання 5:

Розробити на основі мікросхеми К155ИЕ6 та К155ИЕ7 дільник частоти послідовних імпульсів, який робить з двійковими і двійково-десятковими кодами, з коефіцієнтом ділення Kділ. Побудувати і намалювати схему, виконати моделювання симулятором MicroCap, по часових діаграмах визначити максимальну частоту надходження вхідних імпульсів fmax.

1. Теоретичні відомості

1.1 Цифрові комбінаційні пристрої

Пристрої, що оперують з двійковою (дискретною) інформацією, підрозділяються на два класи: комбінаційні і послідовнісні (часові). [1]

Комбінаційні пристрої характеризуються відсутністю пам'яті. Сигнали на їх виходах у будь-який момент часу однозначно визначаються поєднанням сигналів на входах і не залежать від попередніх станів. Схемними ознаками таких пристроїв служить відсутність ланцюгів зворотного зв'язку, тобто замкнутих петель, для проходження сигналів з виходів на входи. Комбінаційні пристрої характеризуються великою різноманітністю, проте серед них можна виділити ряд типових, таких, що найчастіше зустрічаються на практиці. До них відносяться суматори, дешифратори, шифратори, перетворювачі кодів, мультиплексори, демультиплексори, схеми порівняння код та інші.

1.1.1 Суматори

Суматорами є функціональні цифрові пристрої, що виконують операцію складання чисел. У цифровій техніці додавання здійснюється в двійковому або, рідше, двійково-десятковому коді. По характеру дії суматори підрозділяються на комбінаційні (що не мають елементів пам'яті) і накопичувальні (такі, що зберігають результати обчислень). У свою чергу, кожен з суматорів, що оперує з багаторозрядними числами, залежно від способу їх складання може бути віднесений до послідовного або паралельного типу.

Складання багаторозрядних чисел в послідовних суматорах здійснюється порозрядно, послідовно в часі, а в суматорах паралельного типу -- одночасно.

Як послідовні, так і паралельні суматори будуються на основі однорозрядних додавальних схем.

Складання виконується в кожному розряді окремо, але з урахуванням результату складання попереднього розряду. Так, складання цифр А1 і В1 молодшого розряду дає біт суми S1, і біт перенесення Р1. У наступному (другому) розряді відбувається складання цифр Pl, А2 і В2, яке формує суму S2 і перенесення Р3. Операція триває, поки не буде складена кожна пара цифр в усіх розрядах. Результатом складання буде число , де Рп і S1 відображають 1 або 0, отримані в результаті порозрядною складання.

1.1.2 Дешифратори

Дешифратор (декодер) -- це комбінаційний пристрій з декількома входами і виходами, у якого певним комбінаціям вхідних сигналів відповідає активний стан одним з виходів. Дешифратори перетворюють двійковий і двійково-десятковий коди в унітарний код, тобто код двійкового п-розрядного числа, представленого 2n розрядами тільки один з розрядів якого рівний 1.

Дешифратори можуть бути повними і неповними У повного дешифратора n входам відповідає 2n виходів.У неповного дешифратора число виходів m <2n.

Відомі три основні структури дешифраторів: матрична (лінійна), каскадна і пірамідальна.

Матричні (лінійні) дешифратори складаються з 2n логічних схем збігу кожна з яких має n входів. На входи цих логічних елементів подаються всі можливі комбінації прямих і інверсних розрядів числа X, що дешифрується.

Матричні дешифратори мають найвищу швидкодію. Час затримки появи сигналу на виході в дешифраторах з n-вхідними логічними елементами складає час затримки одного елементу (ЗЗttУ=, але їх недолік -- велике число входів логічних елементів із зростанням розрядності Цей недолік є менш істотним при використанні діодної логіки. Приклад схеми дешифратора 3.8, виконаного на діодній логіці, приведений на рис. 1. Для того, щоб такий дешифратор мав властивість наращуваності для збільшення розрядності вхідного числа, він повинен будуватися з однакових схем (на рис. 1. обведені пунктирною лінією). Так, матричний дешифратор 2.4 може бути побудований на основі двох таких схем, дешифратор 3.8 -- на основі трьох схем, дешифратор 4.16 -- на основі 8 схем, дешифратор 5.32 -- на основі 20 схем і т. д.

Рис. 1.1. Схема дешифратора 3.8, виконаного на діодній логіці

При каскадній побудові дешифраторів вхідне число розбивається на декілька підчисел, кількість яких може знаходитися в діапазоні від 2 до 2n.При непарному значенні n кількість підчисел округляється у бік найближчого більшого цілого числа. Для кожною підчисла формуються всі його мінтерми шляхом побудови окремих матричних дешифраторів. Всі дешифратори підчисел складають перший каскад дешифратора. У кожному подальшому каскаді утворюють кон'юнкції мінтермів з попереднього каскаду. Залежно від n і числа входів логічних елементів каскадний дешифратор можна виконувати в різних варіантах що відрізняються числом каскадів, числом матричних дешифраторів і т. iн.

Мікросхема має чотири адресні входи D0…D3, два входи дозволу і 16 виходів, пронумеровані від 0 до 15. Якщо на обох входах дозволу підтримується рівень V0 = V1 = 0, мікросхема працює як дешифратор. Потенціал U1 на будь-якому з входів дозволу встановить рівень U1 на всіх виходах незалежно від стану входів. Для нарощування розрядності (наприклад, отримання дешифратора 5.32) шини молодших чотирьох розрядів з'єднують з входами D0…D3 обох мікросхем, а сигнали старшого розряду подають в прямому вигляді на один з входів дозволу першої мікросхеми, в інверсному -- на вхід дозволу другої. Інші входи дозволу заземлюють.

1.1.3 Шифратори

Шифратором називається комбінаційний пристрій, що перетворює унітарний код, який подається на вхідні шини, у відповідний код на вихідних шинах. Таким чином, шифратори виконують функцію, зворотну тій, що виконується дешифратором. Якщо з вихідних шин шифратора знімається n-розрядний то максимальне число вхідних шин визначається числом можливих кодових комбінації і складає 2n. [3]

Розглянемо як приклад синтез шифратора з п'ятьма входами, що перетворює унітарний код в двійковий. Фрагмент таблиці істинності цього шифратора приведений вигляді табл.3. На решті наборів вхідних змінних вихідні функції мають байдужі значення.

Таблиця 1.1

Входи	Виходи
х1	х2	х3	х4	х5	F1	F2	F3
0	0	0	0	1	0	0	1
0	0	0	1	0	0	1	0
0	0	1	0	0	0	1	1
0	1	0	0	0	1	0	0
1	0	0	0	0	1	0	1

Рівняння, що описують функції F1, F2 і F3, найзручніше представити у вигляді

1531243321,,.FxxxFxxFxx=++=+=+.

Найпростіше шифратори реалізуються на діодній логіці. Так, для приведеного прикладу діодний шифратор повинен мати п'ять вхідних і три вихідних шини, причому кожна вхідна шина з'єднується через діоди з вихідними відповідно до рівнянь або безпосередньо по таблиці істинності.

1.1.4 Перетворювачі кодів (ПК)

Призначені для перетворення одного паралельного коду в іншій. Вони використовуються для шифруванняі дешифрування цифрової інформації і можуть мати n входів і k виходів Співвідношення між числами n і k можуть бути будь-якими n = k, n < k, n > k.

За призначенням ПК можна розділити на два типи з неваговим і з ваговим перетворенням кодів. У перетворювачах першого типу відсутній числовий взаємозв'язок вхідного і вихідного коду, а має місце символьний взаємозв'язок наприклад перетворення двійково-десяткового коду в код семисегментного індикатора десяткових цифр. Перетворювачі другого типу використовуються, як правило, для перетворення числової інформації, тоді між числами вхідного і вихідного коду має місце заданий математичний взаємозв'язок.

Перетворення n-елементного коду в k-елементний можна здійснити з попереднім дешифруванням першого коду і без нього. В першому випадку спочатку дешифрується n-елементний код і на кожній з 2n вихідних шин виходить сигнал, відповідний одній з вхідних кодових комбінацій. Потім кожен з вихідних сигналів кодується в k-елементному коді за допомогою шифратора.

Як дешифратор використовується повний дешифратор 3.8, а як шифратор -- діодний матричний шифратор.

1.1.5 Myльтиплексори

Myльтиплексором називається комбінаційний пристрій призначений для комутації у бажаному порядку сигналів з декількох вхідних шин на одну вихідну. За допомогою мультиплексора здійснюється часове розділення інформації, що поступає по різних каналах. Його можна уподібнити безконтактному багатопозиційному перемикачу.

Входи мультиплексора діляться на інформаційні, адресні і вирішуючі (стробувальні). На інформаційні входи подається інформація передавана на вихід мультиплексора. Адресні входи допомагають вибрати потрібний інформаційний вхід, а на вирішуючий вхід подається стробуючий сигнал, що вирішує підключення вибраного входу на один загальний вихід (рідше два взаємоінверсних). Вирішуючий вхід, як правило, один, а число інформаційних і адресних входів взаємозв'язане. Якщо число адресних входів n, то з їх допомогою можна комутувати 2n каналів тобто число інформаційних входів 2n.

1.1.6 Демультиплексори

Демультиплексори у функціональному відношенні протилежні мультиплексорам. У них сигнали з одного інформаційного входу розподіляються в необхідній послідовності по декількох виходах відповідним кодам на адресних входах. При n адресних входах демультиплексор може мати до 2n виходів.

Принцип роботи демультиплексора, де х -- інформаційний, А -- адресний входи. Залежно від сигналу А по адресному входу відкритий верхній або нижній логічний елемент і через нього сигнал х підключається або до виходу F0, або до виходу F1. Як і мультиплексори, демультиплексори доповнюються керуючім входом V. Демультиплексори можуть також бути виконані з використанням дешифратора і додаткової логіки. В цій схемі дешифратор виконує роль адресного пристрою, за допомогою якого вибирається відповідна схема І, на інші входи кожної схеми І подаються загальні інформаційний х і сигнал дозволу V.

1.2 Цифрові пристрої з пам'яттю

Цифрові пристрої з пам'яттю відносяться до класу послідовнісних пристроїв в яких значення вихідних сигналів визначаються як значеннями вхідних сигналів в даний момент часу, так і передісторією зміни вхідних сигналів. Для цих пристроїв характерним є те, що при одних і тиx же значеннях вхідних сигналів вихідні сигнали можуть мати різні значення. До основних типів таких пристроїв відносяться трігери і більш складні пристрої, що реалізовуються на їх основі: ретистри, лічильники, розподільники, запам'ятовуючі пристрої та ін.

1.2.1Тригери

До трігерів відноситься великий клас пристроїів загальною властивістю яких є здатність тривало залишатися в одному з двох можливих стійких станів і стрибком змінювати їх під впливом зовнішніх сигналів. [3]

Тригери відрізняються великою різноманітністю типів і схемних рішень, визначуваних їх функціональним призначенням і способом запису в них інформації.

Функціональне призначення тригерів визначається залежністю значень їх виходів від значень вхідних сигналів. Як правило, тригер має два взаємоінверсних виходи Q і PQ= і один або два інформаційні входи, що позначаються буквами Т або D для одновходовых та R і S чи, J і K -- для двохвходових тригерів Для тригера з одним входом, який може приймати два значення (0 і 1), і двома виходами, кожен з яких може приймати п'ять значень (0, 1, Q, Q), принципово можливо отримати 52 різних типи трігерів, з яких практичне застосування знайшли Т- і D трігери. Їх принцип роботи ілюструється таблицею переходів (табл. 4).

Таблиця 1.2

Інфрмаційні входи	Тип тригера і значення його виходів Qt
D(T)	D	Т
0	0	1tQ?
1	1	1tQ?

Для тригера з двома входами і двома виходами можна отримати 54 різновидів трігерів, з яких практичне застосування знайшли RS, R, S-, Е-, JK тригери, принцип роботи яких ілюструється таблицею переходів

Таблиця 1.3

Інфрмаційні входи	Тип тригера і значення його виходів Qt
R(K)	S(J)	RS	R	S	Е	JK
0	0	1tQ?	1tQ?	1tQ?	1tQ?	1tQ?
0	1	1	1	1	1	1
1	0	0	0	0	0	0
1	1	?	0	1	1tQ?	1tQ?

Окрім перелічених інформаційних входів, трігери можуть мати входи керування, що визначають порядок перемикання тригера.

Bхід С називають синхронізуючім (тактувальним) або виконавчім входом дозволу приймання інформації, а вхід V -- подготовчім входом дозволу приймання інформації. Функціональна класифікація є найбільш загальною і характеризує стан входів і виходів тригера у момент часу до його спрацьовування і (t - 1) і після його спрацьовування (t).

Класифікація трігерів за способом запису інформації характеризує хід процесу перемикання тригера. За цією класифікацією трігери розділяють на асинхронні і синхронні. Запис інформації в асинхронні трігери здійснюється безпосередньо з надходженням інформаційних сигналів (такі трігери не мають тактуючих входів С) Синхронні трігери мають тактуючі входи, і перемикання трігера відбувається тільки за наявності відповідних сигналів на них. Якщо число цих входів m то формування нового стану тригера завершується після надходження m-го тактуючого сигналу. Найчастіше використовуються однотактні синхронні тригери, оскільки вони мають вищу швидкодію і не вимагають m-фазних генераторів тактуючих імпульсів. Такі тригери діляться на схеми, керовані рівнем тактового сигналу, і схеми з внутрішньою затримкою.

Трігери першого типу при появі тактуючого сигналу на вході С (С = 1) перемикаються відповідно до таблиці переходів стільки разів, скільки разів змінюються інформаційні сигнали, тобто сигнали на виходах Q і Q трігерів можуть неодноразово змінюватися, поки рівень тактуючого сигналу на вході С = 1. Їх також називають тригерами із статичним керуванням.

Узагальнена функціональна схема тригера із статичним керуванням складається з запам'ятовуючого елементу ЗЕ (комірки пам'яті) і схеми керування СУ, х1, хn -- інформаційні входи, С1, … Сn -- тактуючі входи, f1 і f2 -- функції збудження ЗЕ.

У тригерах другого типу вихідні сигнали, відповідні новому стану трігера, з'являються тільки у момент переходу тактуючого сигналу з 0 в 1 (по передньому фронту) або, навпаки, з 1 в 0 (по задньому фронту). Такі тригери називаються також тригерами з динамічним керуванням. Їх відмінність полягає в тому, що від кожного тактуючого імпульсу незалежно від його тривалості і числа перемикань інформаційних сигналів протягом тактуючого імпульсу, вони перемикаються тільки один раз. Найширше на практиці застосовуються тригери з динамічним керуванням по задньому фронту тактуючого імпульсу, звані також трігерами з внутрішньою затримкою. Можливість затримки моменту перекидання тригера на якийсь час, рівне тривалості тактового імпульсу, ефективно використовується при обробці інформації, дозволяючи проводити по передньому фронту тактових імпульсів читання інформації, а по задньому фронту -- запис.

На практиці використовують два основні способи побудови трігерів з внутрішньою затримкою по М - S-схемі і по схемі трьох трігерів.

Перший спосіб полягає у використанні для побудови тригера двох ЗЕ основного (М-тригера) і допоміжного (S-триггера), де М і S -- абревіатури англійських слів master і slave (господар і раб, або ведучій і ведений). Перший ступінь -- «ведучий» -- служить для проміжного запису інформації, а друга -- «ведений» -- для подальшого запам'ятовування і зберігання. Запис інформації в М-тригер тактується сигналом С, а в S-триггер -- сигналом F. Передача інформації з М-тригера в S-тригер здійснюється через вентилі В. [1]

Тригери на дискретних елементах використовуються значно рідше і переважно в нестандартній апаратурі систем автоматичного керування і контролю виробничих процесів, в ядерній фізиці та інших областях, де потрібні підвищені значення напруг і струмів. Основною схемою є симетричний насичений тригер з колекторно-базовими зв'язками. Його основу складають два логічні інвертори (ключа), навантажених один на одного. Керування тригером здійснюється або роздільно (несиметрично) по двох базах або коллекторах (як і в RS-трігері) або симетрично (по лічильному входу) по базах або колекторах (як в Т-трігері). В цьому випадку для запобігання багатократному перемикання тригера протягом вхідного імпульсу вводиться затримка за допомогою прискорювальних конденсаторів С1, С2 в схемі з некерованим лічильним запуском або розділових конденсаторів С3, С4 в схемі з керованим лічильним запуском.

Розрахунок тригера на транзисторах здійснюється з умов забезпечення закритого стану одного транзистора і відкритого стану іншого.

1.2.2 Регістри

Регістри призначені для зберігання і перетворення багаторозрядних двійкових чисел. Вони є впорядкованою послідовністю тригерів і використовуються як пристрої, що керують і запам'ятовують, генератори і перетворювачі кодів, лічильники, дільники частоти, вузли тимчасової затримки і тому подібне.

Елементами структури регістрів є асинхронні і синхронні D-, RS- або JK-тригери з динамічним або статичним керуванням та допоміжні логічні елементи. Число розрядів в регістрі називається його довжиною. У n-розрядний регістр можна записати 2n розрядних слів, тобто регістр може знаходитися в 2n різних станах.

Занесення інформації в регістр називають операцією введення або запису. Видача інформації до зовнішніх пристроїв характеризує операцію виведення або читання.

Всі регістри залежно від функціональних властивостей підрозділяється на дві категорії: накопичувальні (регістри пам'яті, зберігання) і зсувні. У свою чергу зсувні регістри діляться:

за способом введення і виведення інформації на паралельні, послідовні і комбіновані (паралельно-послідовні і послідовно-паралельні).

По напрямком переди (зсуву) інформації на односпрямовані і реверсивні.

Узагальнена функціональна схема регістра складається з тригерів ТТ і комбінаційної схеми КС. Входи y1…ym -- сигнали мікрооперацій; xn і zn -- інформаційні входи і виходи регістра; А і В -- інформаційні входи тригерів; C -- тактувальні входи.

1.2.3 Лічильники

Лічильником називається пристрій, сигнали на виході якого в певному коді відображають число імпульсів, що надійшли на його вхід. Число дозволених станів лічильника називають його модулем або коефіцієнтом лічби Kлч. [3]

Основними часовими характеристиками лічильників є максимальна частота надходження рахункових імпульсів fлч і час переходу з одного стану в інший.

По характеру операцій лічби лічильники діляться на додавальні, віднімальні і реверсивні.

Залежно від основи системи числення, в якій здійснюється лічба, вони можуть бути двійковими, двійково-десятковими, двійково-п'ятірковими та ін.

За схемними ознаками лічильники можуть бути асинхронними і синхронними.

У асинхронних лічильниках на тактові входи синхронних тригерів або на інформаційні входи асинхронних тригерів інформація надходить з виходів сусідніх тригерів, тому тригери в таких схемах спрацьовують не одночасно, а послідовно, один за одним. В синхронних лічильниках всі тригери перемикаються одночасно під дією загального синхронізуючого сигналу, що надходить на тактові входи всіх тригерів одночасно.

За способом організації ланцюгів перенесення вони діляться на схеми з послідовним, паралельним і груповим переносом.

У лічильниках з послідовним переносом перенесення в сусідній старший розряд формується тільки після перемикання тригера в попередньому розряді Їх швидкодія визначається сумою часів встановлення (затримки) тригерів всіх розрядів.

В лічильниках з паралельним переносом аргументами функції перенесень для кожного розряду є тільки сигнали на виходах тригерів відповідних розрядів, причому переноси для всіх розрядів лічильника формуються одночасно. Їх швидкодія визначається часом встановлення одного тригера і однієї комбінаційної схеми незалежно від числа розрядів лічильника.

Ланцюги наскрізного перенесення організовуються так, щоб функція перенесення і-го розряду лічильника була аргументом функції перенесення (і + 1)-го розряду. В цьому випадку сигнали переносів для кожного розряду формуються по черзі, починаючи з молодших розрядів лічильника. Лічильники з крізним перенесенням потребують меншого числа логічних елементів для організації ланцюгів переносу, але поступаються лічильникам з паралельним перенесенням в швидкодії. Їх швидкодія визначається у гіршому разі перемиканням n логічних схем в ланцюгах крізного переносу і одного тригера (n -- число розрядів лічильника).

У лічильниках з груповим перенесенням розряди лічильника розбиваються на групи. В межах однієї групи зазвичай організовується паралельний перенос, а між групами -- послідовний або наскрізний.

Якщо лічба виконується в канонічній двійковій системі числення (у однорідній позиційній двійковій системі числення з природним порядком ваг), то такий лічильник називається з природним порядком лічби. Коефіцієнт рахунку при цьому може бути , але незалежно від його значення лічба виконується від 0 до Kлч.

Якщо рахунок виконується в неканонічних системах (наприклад, символічних, з штучним порядком ваг та ін.), то порядок лічби вважається штучним (довільним).

У лічильниках і довільним порядком лічби найчастіше застосовуються 2nлчK?схеми з примусовим нарахуванням і з початковим встановленням.

Найбільш простими є схеми лічильників з природним порядком лічби, побудовані на основі тригерів з лічильним входом (Т- і JК-тригерів).

Узагальнена функціональна схема синхронного лічильника на Т-тригерах,де КС -- комбінаційна схема, що формує сигнали переносів fi, які надходять на лічильні входи i-x тригерів. В JК-григгерах лічильні входи організовуються з'єднанням входів J і K. Для отримання T-тригера з синхронного D-тригера слід його інверсний вихід з'єднати з входом D, а як Т-вхід використовувати вхід з D-триггера.

Лічильники, виконані у вигляді окремих функціональних вузлів, є у складі багатьох серії мікросхем. Номенклатуру лічильників відрізняє велике різноманіття. Багато які з них мають універсальні властивості і дозволяють керувати коефіцієнтом і напрямом лічби, вводити до початку циклу початкове число, припиняти по команді лічбу, нарощувати число розрядів і тому подібне.

Проте, у ряді випадків, може виникнути необхідність в лічильнику з нетиповими характеристиками. Такі лічильники синтезуються з окремих тригерів і логічних елементів.

2. Практична частина

Завдання 1

Розробити перетворювач коду по схемі дешифратор-шифратор з шифратором виконаним по матричній діодній схемі, для перетворення вхідних функцій, заданих табл., у відповідні їм вихідні за умови, що вхідні функції задані двійковим чотирирозрядним кодом, вихідні -- двійковим п'ятирозрядним кодом, а діапазон зміни параметра що складає (0...1) р/2 з дискретністю 0,1.

Дослідити роботу пристрою за допомогою электронного симулятора MicroCap.

Хід роботи:

Визначимо дискретні значення вхідної функції при рівномірній дискретизації з шагом 0.1 р/2 при зміні Х від 0 до 1, та двійковий чотирьох розрядний код для кожної з функцій. Занесемо дані в таблиці.

Табл. 1.1 Дискретні значення вхідної функції.

X	0,0	0,1	0,2	0,3	0,4	0,5	0,6	0,7	0,8	0,9	1,0
X*(pi/2)	0,00	0,16	0,31	0,47	0,63	0,79	0,94	1,10	1,26	1,41	1,57
f(X)	0,365	0,418	0,405	0,387	0,367	0,344	0,322	0,297	0,273	0,252	0,233
(24-1)*f(X)	5,485	6,274	6,073	5,813	5,508	5,170	4,831	4,461	4,099	3,784	3,495
|(24-1)*f(X)|	5	6	6	6	6	5	5	4	4	4	3
Двійковий код	0101	0110	0110	0110	0110	0101	0101	0100	0100	0100	0011

Табл. 1.2. Дискретні значення вихідної функції.

X	0,0	0,1	0,2	0,3	0,4	0,5	0,6	0,7	0,8	0,9	1,0
X*(pi/2)	0,00	0,16	0,31	0,47	0,63	0,79	0,94	1,10	1,26	1,41	1,57
f(X)	0,00	0,157	0,314	0,471	0,628	0,785	0,942	1,099	1,257	1,414	1,571
(24-1)*f(X)	0	2,355	4,71	7,065	9,42	11,775	14,13	16,485	18,855	21,21	23,565
|(24-1)*f(X)|	0	2	5	7	9	12	14	16	19	21	24
Двійковий код	00000	00010	00101	00111	01001	01100	01110	10000	10011	10101	11011

Побудуємо схему перетворювача кодів.

· Вхідні дані

· +000NS 0000

· +050NS 0001

· +100NS 0010

· +150NS 0011

· +200NS 0100

· +250NS 0101

· +300NS 0110

· +350NS 0111

· +400NS 1000

· +450NS 1001

· +500NS 1010

· +550NS 1011

· +600NS 1100

· +650NS 1101

· +700NS 1110

· +750NS 1111

Отримаємо наступний результат:

Вихідні дані:

Завдання 2

Розробити на основі мультиплексора 8Ч1 (наприклад, мікросхема

К155КП7) комбінаційну схему для реалізації чотиримісних логічних функцій, заданих табл.

Дослідити роботу пристрою за допомогою електронного симулятора MicroCap.

Хід роботи:

Перетворимо записану таблицю в форму, зручну для синтезу реалізуємо схеми.

Табл. 1.4

№	X4	X3	X2	X1	F	Di
0	0	0	0	0	0	X=0
1	0	0	0	1	0
2	0	0	1	0	1	nX0
3	0	0	1	1	0
4	0	1	0	0	0	X=0
5	0	1	0	1	0
6	0	1	1	0	1	X=1
7	0	1	1	1	1
8	1	0	0	0	0	X=0
9	1	0	0	1	0
10	1	0	1	0	0	X=0
11	1	0	1	1	0
12	1	1	0	0	1	X=1
13	1	1	0	1	1
14	1	1	1	0	0	X0
15	1	1	1	1	1

Розробимо схему для реалізації заданої логічної функції, подаючи на входи мультиплексора сигнали в відповідності із таблицею.



Аналіз перехідних процесів

Завдання 3

Розробити на основі мультиплексора 8х1 (наприклад, мікросхема К155КП7) комбінаційну схему для реалізації 4-місних логічних функцій, заданих табл.1.

Дослідити роботу пристрою за допомогою електронного симулятора MicroCap.

Табл. 1.5

№	0	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15
F	1	0	0	1	0	1	1	0	0	1	1	1	0	0	1	1

Хід роботи:

1.Перетворимо записану таблицю в форму, зручну для синтезу реалізуємої схеми.

Табл 1.6

Размещено на http://www.allbest.ru/

2.Розробимо схему для реалізації заданої логічної функції, подаючи на входи мультиплексора сигнали в відповідності з таблицею.

3. Виконуємо аналіз перехідних процесів для перевірки правильності схеми.

Завдання 4

Розробити 3-розрядний паралельний регістр реалізації трьох функцій y₁, y₃, y₉ з використанням Т-тригера. Побудувати і намалювати схему, виконати моделювання симулятором MicroCap, по часових діаграмах визначити час виконання мікрооперації t_МО і максимальну частоту надходження керуючих сигналів f_ymax.

Рішення:

Таблиця переходів синхронного Т-тригера що реалізований на базі універсального Ж-тригера з прямим керуванням приведена в

Логічні рівняння, що описують задані мікрооперації

Часові діаграми роботи регістру і його схемна реалізація показані відповідно

Час виконання мікрооперації

t_MO=3t₃+t_вст

Максимальна частота надходження сигналів керування

Завдання 5

Розробити на основі мікросхеми К155ИЕ6 та К155ИЕ7 дільник частоти послідовних імпульсів, який робить з двійковими і двійково-десятковими кодами, з коефіцієнтом ділення Kділ. Побудувати і намалювати схему, виконати моделювання симулятором MicroCap, по часових діаграмах визначити максимальну частоту надходження вхідних імпульсів fmax.

Схема двійкового лічильника:

Аналіз перехідних процесів:

Схема двійкового-десяткового лічильника:

Аналіз перехідних процесів:

Висновок

В цьому курсовому проекті я працював з цифровими комбінаційними пристроями та цифровими пристроями з пам'яттю , розробив перетворювач коду по схемі дешифратор, розробив комбінаційну схему для реалізації чотиримісних логічних функцій на основі мультиплексора 8*1, розробив тригер по М - S схемі на елементах АБО - НЕ по схемі трьох тригерів на елементах I - НЕ для реалізації функції заданою таблицею переходів, вирішив задачу про режим роботи та побудувала часові діаграми вихідної напруги транзисторного ключа по заданій схемі та задачу про визначення напруги на виході діодного обмежувача з заданими параметрами.

Список літератури

1. Скражепа В.А., Луценко А.Н. Электроника и микросхемотехника. Ч. 1. Электронные устройства информационной автоматики: Учебник / Под общ. ред. А.А. Краснопрошиной. Ї К.: Высш. шк. Головное изд-тво. 1989. Ї 431 с.

2. Скражепа В.А., Сенько В.И. Электроника и микросхемотехника: Сб. задач / Под общ. ред. А.А. Краснопрошиной. Ї К.: Высш. шк. Головное изд-тво. 1989. Ї 232 с.

3. КАСЬЯНОВ Александр Николаевич Micro-Cap В СХЕМОТЕХНИКЕ

Размещено на Allbest.ru