Последовательный умножитель двух 4-разрядных чисел со знаком
Временные характеристики переключения логических элементов. Проектирование последовательного умножителя, схема полного сумматора. Временная диаграмма спроектированного умножителя чисел, оценка его быстродействия и максимальной задержки на выходе.
| Рубрика | Коммуникации, связь, цифровые приборы и радиоэлектроника |
| Вид | курсовая работа |
| Язык | русский |
| Дата добавления | 21.03.2014 |
| Размер файла | 701,4 K |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Размещено на http://www.allbest.ru
Размещено на http://www.allbest.ru
НАЦИОНАЛЬНЫЙ ИССЛЕДОВАТЕЛЬСКИЙ ЯДЕРНЫЙ УНИВЕРСИТЕТ «МИФИ»
ФАКУЛЬТЕТ АВТОМАТИКИ И ЭЛЕКТРОНИКИ
Кафедра Микро- и наноэлектроники
КУРСОВОЙ ПРОЕКТ
«Последовательный умножитель двух 4-разрядных чисел со знаком»
Выполнил: студент группы А7-09 Гуров Е.В.
Консультант: Шагурин И.И.
2012 г.
Расчёт базового элемента
Исходные данные:
Базовый элемент: 3И-НЕ;
Тз = 1.2 нс; Lк = 0.6 мкм; dox = 30 нм; С = 1 пФ;
Uon = 0.8 В; Uop = -1 В; Еп = 3 В; Vп = 1.6 В;
мр = 150 см2/(В·с); мn = 300 см2/(В·с).
Рис. 1. Схема элемента 3И-НЕ
Расчёт
b'p max = 3bp; b'n max = bn; tз10 ? tз01 = Tз = 1.2·10-9 с;
Моделирование в программе MicroCAP
Рис. 2. Временная характеристика переключения логического элемента из логического нуля в логическую единицу
Рис. 3. Временная характеристика переключения логического элемента из логической единицы в логический ноль
Как можно заметить, расчётные данные совпали с результатами моделирования.
Проектирования умножителя
В основе лежит схема полного сумматора:
Рис. 4. Полный сумматор
Представляет собой сумматор двух 1-битных чисел. Для него справедлива следующая таблица истинности:
Таблица 1
|
a0 |
b0 |
c0 |
s0 |
c1 |
|
|
0 |
0 |
0 |
0 |
0 |
|
|
0 |
1 |
0 |
1 |
0 |
|
|
1 |
0 |
0 |
1 |
0 |
|
|
1 |
1 |
0 |
0 |
1 |
|
|
0 |
0 |
1 |
1 |
0 |
|
|
0 |
1 |
1 |
0 |
1 |
|
|
1 |
0 |
1 |
0 |
1 |
|
|
0 |
1 |
1 |
1 |
1 |
Последовательным соединением получаем 4-битный сумматор:
Рис. 5. 4-битный сумматор
Последовательным соединением получаем схему умножителя (рис. 6). Схема на логических элементах представлена на рисунке 7.
Знаки входных чисел подаются на отдельные входы (az, bz). Вычисление знака реализовано на логическом элементе ИСКЛ-ИЛИ.
Для проверки работоспособности спроектированного устройства была построена временная диаграмма, её часть приведена на рисунке 8.
Рис. 8. Временная диаграмма спроектированного умножителя
последовательный умножитель число логический
Оценка быстродействия
Пусть Тз -- время задержки одного логического элемента. В данном случае это 1.2 нс. Полный сумматор содержит максимум 3 последовательно включённых элемента, отсюда следует, что время задержи полного сумматора 3Тз. 4-битный сумматор содержит последовательно 4 включённых полных сумматоров, а умножитель, в свою очередь, 3 последовательно включённых 4-битных умножителей, а также по одному логическому элементу на вход. Отсюда получим максимальную задержку всего устройства ?Тз = (3·4·3+1)Тз = 37Тз = 37·1.2 нс = 44.4 нс.
Стоит обратить внимание на то, что это максимальная задержка, задержка на каждом выходе будет разной, что является одним из главных недостатков схемы. Его можно обойти включением на каждом выходе D - триггера, синхронизируемого частотой ниже 1/?Тз ? 22.5 МГц.
Схема содержит 78 логических элементов, каждый из которых потребляет мощность 7.5 мВт на частоте 20 МГц (рассчитано в программе MicroCAP). Всё устройство потребляет мощность 585 мВт.
Список литературы
1. Титце У. Шенк К. - Полупроводниковая схемотехника
2. Алексенко А.Г., Шагурин И.И. - Микросхемотехника
3. Материал из Википедии -- свободной энциклопедии (http://ru.wikipedia.org/wiki/Сумматор)
Размещено на Allbest.ru
Подобные документы
Схема полного сумматора в основе последовательного умножителя двух 4-разрядных чисел со знаком. Расчет базового элемента. Моделирование в программе MicroCAP. Схема умножителя на логических элементах, оценка его быстродействия. Основные недостатки схемы.
курсовая работа [560,2 K], добавлен 05.03.2013Выбор оптимальных оснований системы остаточных классов. Общая структура модулярного сумматора и умножителя, выбор их моделей. Алгоритмы функционирования управляющих устройств сумматора и умножителя. Методы повышения скорости и надежности вычислений.
курсовая работа [625,5 K], добавлен 28.05.2013Обзор системы остаточных классов и основные теоретические сведения. Выбор оптимальных оснований СОК. Общая структура цифровых устройств. Разработка модулярного сумматора и умножителя, алгоритм работы и структурная схема, работа в Altera Quartus II v10.1.
дипломная работа [4,5 M], добавлен 24.05.2013Разработка принципиальной электрической схемы цифрового умножителя положительных чисел для обеспечения последовательного ввода информации в линию связи с осуществлением преобразования параллельной формы представления информации с выхода сумматора.
контрольная работа [40,8 K], добавлен 22.06.2012Построение ОУ на микросхемах 155-ой серии ТТЛ-логики с малой степенью интеграции, обеспечение работы прибора путем соединения между собой логических элементов. Разработка умножителя положительных двоичных чисел. Построение схем, разработка регистров.
курсовая работа [65,6 K], добавлен 22.04.2012Назначение устройства, его cтруктурная схема, элементная база. Функциональная схема сложения в двоично-десятичном коде. Время выполнения операции. Принцип работы суммирующего счетчика в коде Грея. Синтез функций возбуждения триггеров. Временные диаграммы.
курсовая работа [853,7 K], добавлен 14.01.2014Оптимальная схема одноразрядного двоичного сумматора с учетом заданного базиса логических элементов. Логическая схема одноразрядного десятичного сумматора. Нахождение знака переполнения. Устройство управления для многоразрядного десятичного сумматора.
курсовая работа [2,8 M], добавлен 26.10.2011Сущность линейной обработки дискретных сигналов. Характеристика основных структурных элементов цифровых фильтров - элемента единичной задержки (на интервал дискретизации сигнала), сумматора и умножителя. Виды последовательности дискретных отчетов.
презентация [79,8 K], добавлен 19.08.2013Разработка алгоритма умножения, структурной схемы устройства и синтез преобразователя множителя. Логический синтез одноразрядного четверичного умножителя-сумматора и одноразрядного четверичного сумматора. Разработка, синтез и блок-схема МПА делителя.
курсовая работа [100,0 K], добавлен 07.06.2010Определение напряжения открывания (переключения) транзисторов. Статические характеристики схемы при вариации напряжения питания. Длительность переходных процессов при включении и выключении ключа и среднее время задержки в сети для различных приборов.
контрольная работа [2,0 M], добавлен 23.12.2010
