Проектирование микропроцессорной системы на основе микропроцессора I8086

Министерство науки и образования Республики Казахстан

Многопрофильный колледж

Северо-Казахстанского государственного университета

имени академика М. Козыбаева

Пояснительная записка

к курсовому проекту

по дисциплине: «Цифровые устройства и микропроцессорные системы»

на тему: «Проектирование микропроцессорной системы на основе микропроцессора I 8086 »

Вариант № 16

Выполнил: студент гр. РЭС-к-09

Сафронов С.В

Проверил: преподаватель

Михайлова А.Н

Петропавловск 2010

Содержание

1. Введение

2. Общая структура МПС

3. 16-разрядный микропроцессор i8086

3.1 Система команд

4.Внутренняя структура

5. Устройства памяти

6. ОЗУ. Принципы построения

7.Постоянные запоминающие устройства (ПЗУ)

8.Цифро-аналоговые преобразователи (ЦАП)

9.Разработка функциональной схемы модуля ввода/вывода

10 Заключение

Список литературы

Приложение А

1. Введение

Целью дисциплины «Цифровые устройства и микропроцессоры» является изучение принципов построения цифровых устройств различной функциональной сложности - от логических элементов до микропроцессоров и микро - ЭВМ.

Компактная микроэлектронная “память” широко применяется в современной электронной аппаратуре самого различного назначения. В ПК память определяют как функциональную часть, предназначенную для записи, хранения и выдачи команд и обрабатываемых данных. Комплекс технических средств, реализующих функцию памяти, называют запоминающим устройством (ЗУ). Для обеспечения работы процессора (микропроцессора) необходимы программа, т. е. последовательность команд, и данные, над которыми процессор производит предписываемые командами операции. Команды и данные поступают в основную память ЭВМ через устройство ввода, на выходе которого они получают цифровую форму представления, т. е. форму кодовых комбинаций О и 1. Основная память, как правило, состоит из ЗУ двух видов оперативного (ОЗУ) и постоянного (ПЗУ).

Оперативное ЗУ предназначено для хранения переменной информации, оно допускает изменение своего содержимого в ходе выполнения процессором вычислительных операций с данными. Это значит, что процессор может выбрать (режим считывания) из ОЗУ код команды и данные и после обработки поместить в ОЗУ (режим записи) полученный результат.

Данной курсовая работа посвящена изучению блока памяти. А именно, задача состоит в построении пространства памяти заданного объема и конфигурации.

2. Общая структура МПС

Микропроцессор (МП) - центральная часть любой микропроцессорной системы (МПС) - включает в себя арифметико-логическое устройство (АЛУ) и центральное управляющее устройство (ЦУУ), реализующее командный цикл. МП может функционировать только в составе МПС, включающей в себя, кроме МП, память, устройства ввода/вывода, вспомогательные схемы (тактовый генератор, контроллеры прерываний и прямого доступа к памяти (ПДП), шинные формирователи, регистры-защелки и др.

В любой МПС можно выделить следующие основные части (подсистемы):

процессорный модуль;

память;

внешние устройства (внешние ЗУ + устройства ввода/вывода);

подсистему прерываний;

подсистему прямого доступа в память.

Рисунок 1 - Структура МПС с интерфейсом "Общая шина"

Связь между процессором и другими устройствами МПС может осуществляться по принципам радиальных связей, общей шины или комбинированным способом. В однопроцессорных МПС, особенно 8- и 16-разрядных, наибольшее распространение получил принцип связи "Общая шина", при котором все устройства подключаются к интерфейсу одинаковым образом (Рисунок 1).

Все сигналы интерфейса делятся на три основные группы - данных, адреса и управления. Многочисленные разновидности интерфейсов "Общая шина" обеспечивают передачу по раздельным или мультиплексированным линиям (шинам). Например, интерфейс Microbus, с которым работают большинство 8-разрядных МПС на базе i8080, передает адрес и данные по раздельным шинам, но некоторые управляющие сигналы передаются по шине данных. Интерфейс Q-bus, используемый в микро-ЭВМ фирмы DEC (отечественный аналог - микропроцессоры серии К1801) имеет мультиплексированную шину адреса/данных, по которой эта информация передается с разделением во времени. Естественно, что при наличии мультиплексированной шины в состав линий управления необходимо включать специальный сигнал, идентифицирующий тип информации на шине. Обмен информацией по интерфейсу производится между двумя устройствами, одно из которых является активным, а другое - пассивным. Активное устройство формирует адреса пассивных устройств и управляющие сигналы. Активным устройством выступает, как правило, процессор, а пассивным - всегда память и некоторые ВУ.

Однако иногда быстродействующие ВУ могут выступать в качестве задатчика (активного устройства) на интерфейсе, управляя обменом с памятью. Концепция "Общей шины" предполагает, что обращения ко всем устройствам МПС производится в едином адресном пространстве, однако, в целях расширения числа адресуемых объектов, в некоторых системах искусственно разделяют адресные пространства памяти и ВУ, а иногда даже и памяти программ и памяти данных.

3.16-разрядный микропроцессор i8086

Первый 16-разрядный процессор i8086 фирма Intel выпустила в 1978 году. Частота - 5 Мгц, производительность - 0,33 MIPS для инструкций с 16-битными операндами (позже появились процессоры 8 и 10 МГц). Технология 3 мкм, 29 000 транзисторов. Адресуемая память 1 Мбайт. Через год появился i8088 - тот же процессор, но с 8-разрядной шиной данных. С него началась история IBM PC, неразрывно связанная со всем дальнейшим развитием процессоров Intel, Массовое распространение и открытость архитектуры IBM PC привели к лавинообразным темпам появления нового программного обеспечения, разрабатываемого крупными, средними и мелкими фирмами, а также энтузиастами-одиночками. Технический прогресс тогда и сейчас был бы немыслим без развития процессоров, но, с учетом огромного объема уже существующего программного обеспечения для PC, уже тогда возник принцип обратной программной совместимости - старые программы должны работать на новых процессорах. Таким образом, все нововведения в архитектуре последующих процессоров должны были пристраиваться к существующему ядру.

16-разрядный МП i8086 явился дальнейшим развитием линии однокристальных МП, начатой i8080. Наряду с увеличением разрядности в i8086 реализован ряд новых архитектурных решений:

расширена система команд (по набору операций и способам адресации);

архитектура МП ориентирована на мультипроцессорную работу. Разработана группа вспомогательных БИС (контроллеров и специализированных процессоров) для организации мультимикропроцессорных систем различной конфигурации;

начато движение в сторону совмещения во времени выполнения различных операций. МП включает два параллельно работающих устройства

обработки данных и связи с магистралью, что позволяет совместить во времени процессы обработки информации и передачи ее по магистрали;

введена новая (по сравнению с i8080) организация памяти, которая далее использовалась во всех старших моделях семейства INTEL - сегментация памяти. Для сохранения преемственности модели с i8080 в i8086 предусмотрено два режима работы - "минимальный" и "максимальный", причем в минимальном режиме i8086 работает просто как достаточно быстрый 16-разрядный i8080 с расширенной системой команд (архитектура МПС на базе i8086-min напоминает архитектуру на базе i8080).

Максимальный режим ориентирован на работу i8086 в составе мультимикропроцессорных систем, в которых, помимо нескольких центральных процессоров i8086, могут функционировать специализированные процессоры ввода/вывода i8089, сопроцессоры "плавающей арифметики" i8087. Определим более четко введенные выше понятия:

Центральный процессор - поддерживает собственный командный цикл, выполняет программу, хранящуюся в системной памяти, по сбросу системы управление, как правило, передается центральному процессору (или одному из ЦП, если их несколько в системе). Специализированный процессор - поддерживает собственный командный цикл, выполняет программу, хранящуюся в системной памяти, но инициализируется только по команде ЦП, по окончании выполнения программы сообщает ЦП о завершении работы. Сопроцессор не поддерживает собственный командный цикл, выполняет команды, выбираемые для него ЦП из общего потока команд. По сути дела сопроцессор является расширением ЦП.

3.1 Система команд

В системе команд микропроцессора 8086 насчитывалось 98 инструкций: 19 команд передачи данных, 38 команд обработки данных, 24 команды различных условных и безусловных переходов и 17 команд управления ЦПУ.

Каждая команда состояла из кода операции (так называемый опкод) и операндов. Обычно на опкод отводился первый байт команды и три средних бита второго байта или же (в случае однобайтной команды) старшая часть первого байта команды. Всего же различных вариантов команд в i8086 насчитывается почти 4000.

По назначению команды микропроцессора I8086 разделяют на 6 групп:

1 Команды передачи данных: MOV, XCHG, PUSH, POP, PUSHF, POPF, LEA, LDS, LES, LAHF, SAHF, XLAT, IN.

2 Арифметические команды: ADD, ADC, INC, AAA, DAA, SUB, SBB, DEC, NEG, CMP, AAS, DAS, MUL, IMUL, DIV, IDIV, AAM, AAD.

3 Логические команды: NOT,SHL / SAL,SHR,SAR,ROL,ROR,RCL,RCR,

AND, TEST,OR,XOR.

4 Команды манипуляции цепочками: CMPS, LODS, MOVS, REP, SCAS, STOS.

5 Команды передачи управления: JMP, CALL, RET, LOOP/LOOPE, LOOPZ, LOOPNE/LOOPNZ, JCXZ, JE/JZ, JNE/JNZ, JL/JNGE, JLE/JNG, JB/JNAE, JBE/JNA, JP/JPE, JNP/JPO, JO, JNO, JS, JNS, JG/JNLE, JGE/JNL, JA/JNBE, JAE/JNB.

6 Команды управления процессором: CLC, CMC, STC, CDL, STD, CLI, HLT WAIT, ESC , LOCK

4.Внутренняя структура

Структурная схема МП i8086 представлена на рис. МП включает в себя три основных устройства :

УОД - устройство обработки данных;

УСМ - устройство связи с магистралью;

УУС - устройство управления и синхронизации.

УОД предназначено для выполнения команд и включает в себя 16-разрядное АЛУ, системные регистры и другие вспомогательные схемы; блок регистров (РОН, базовые и индексные) и блок микропрограммного управления.

УСМ обеспечивает формирование 20-разрядного физического адреса памяти и 16-разрядного адреса ВУ, выбор команд из памяти, обмен данными с ЗУ, ВУ, другими процессорами по магистрали. УСМ включает в себя сумматор адреса, блок регистров очереди команд и блок сегментных регистров.

УУС обеспечивает синхронизацию работы устройств МП, выработку управляющих сигналов и сигналов состояния для обмена с другими устройствами, анализ и соответствующую реакцию на сигналы других устройств МПС.

МП может работать в одном из двух режимов - "минимальном" (min) и "максимальном" (max). Минимальный режим предназначен для реализации однопроцессорной конфигурации МПС с организацией, подобной МПС на базе i8080, но с увеличенным адресным пространством, более высоким быстродействием и значительно расширенной системой команд. Максимальная конфигурация предполагает наличие в системе нескольких МП и специального блока арбитра магистрали (используется интерфейс Multibus).

На внешних выводах МП i8086 широко используется принцип мультиплексирования сигналов - передача разных сигналов по общим линиям с разделением во времени. Кроме того, одни и те же выводы могут использоваться для передачи разных сигналов в зависимости от режима (min - max).

Ниже приводится описание внешних выводов МП i8086. При описании выводов косой чертой разделены сигналы, появляющиеся на выводе в разные моменты машинного цикла. В круглых скобках указаны сигналы, характерные только для максимального режима. Символ \ после имени сигнала - знак его инверсии.

Рис.2 Внутренняя структура процессора i8086

A/D[15:0] - младшие [15:0] разряды адреса / данные;

A[19:16]/ST[6:3] - старшие [19:16] разряды адреса / сигналы состояния;

BHE\/ST[7] - разрешение передачи старшего байта данных / сигнал состояния;

STB(QS0) - строб адреса (состояние очереди команд);

R\ - чтение;

W\/(LOCK\) - запись (блокировка канала);

M-IO\(ST2\) - память - внешнее устройство (состояние цикла);

OP-IP\(ST1\) - выдача-прием (состояние цикла);

DE\(ST0\) - разрешение передачи данных (сост. цикла);

TEST\ - проверка;

RDY - готовность;

CLR - сброс;

CLC - тактовый сигнал;

INT - запрос внешнего прерывания;

INTA\(QS1) - подтверждение прерывания (состояние очереди команд);

NMI - запрос немаскируемого прерывания;

HLD(RQ\/E0) - запрос ПДП (запрос / подтверждение доступа к магистрали);

NLDA(RQ\/E1) - подтверждение ПДП (запрос / подтверждение доступа к магистрали);

MIN/MAX\ - потенциал задания режима (1-min, 0-max).

Сигналы состояния ("статуса") используются для отображения внутреннего состояния МП. Некоторые группы статусных сигналов используются только в максимальном режиме.

Сигналы ST[2:0]\ определяют тип текущего машинного цикла (аналогично PSW для i8080), и формируются только в максимальном режиме:

Табл.1

ST2	ST1	ST0	Тип машинного цикла
0	0	0	Обслуживание прерывания
0	0	1	Чтение ВУ
0	1	0	Запись ВУ
0	1	1	Останов
1	0	0	Извлечение кода команды
1	0	1	Чтение ЗУ
1	1	0	ЗаписьЗУ
1	1	1	Пассивное состояние

Разряды статуса 3..4 определяют сегментный регистр, используемый для вычисления физического адреса:

Табл.2

ST4	ST3	Сегментный регистр
0	0	ES
0	1	CS
1	0	SS
1	1	DS

ST[5] отражает состояние флага разрешения прерывания IF, ST[6] всегда установлен в 0, когда МП обменивается информацией по магистрали, состояние ST[7] не определено (зарезервировано).

Сигналы QS[1:0] формируются только в максимальном режиме и отражают состояние очереди команд:

Табл.3

QS1	QS0	Состояние очереди команд
0	0	Нет операции
0	1	Очередь очищается
1	0	Извлекается первый байт
1	1	Извлекается очередной байт

Практически все команды МП i8086 могут работать как со словами (2 байта) так и с байтами. При работе со словами сигнал BHE\ разрешает передачу старшего байта слова.

Сигнал STB отмечает наличие на линиях A/D и A/S адреса.

R и W\ стробируют данные на шине A/D соответственно при чтении и записи.

M-IO\ и OP-IP\ определяют соответственно устройство, с которым производится обмен (память - ВУ) и направление передачи информации (вывод - ввод) относительно процессора.

DE\ стробирует внешний буфер A/D при передаче данных.

Вход TEST\ предназначен для синхронизации программы с внешними процессами. Команда WAIT (ожидание) переводит процессор в режим ожидания, в котором он будет находиться до тех пор, пока на входе TEST\ удерживается высокий уровень сигнала (лог. "1"). При этом все магистрали МП переводятся в высокоимпедансное состояние.

RDY - (готовность) аналогично соответствующему входу МП i8080 обеспечивает возможность асинхронного машинного цикла.

CLR - (сброс) устанавливает все регистры МП в 0, кроме CS, который устанавливается в FFFF и осуществляет запуск командного цикла. Таким образом, стартовый адрес i8086 - всегда FFFF0.

CLC - тактовый сигнал.

INT, INTA\ - соответственно запрос и подтверждение вешнего прерывания (подробнее см. раздел 7).

NMI - запрос внешнего немаскируемого прерывания по фиксированному вектору 2.

HLD, HLDA - соответственно требование и предоставление прямого доступа в память (работает аналогично подсистеме ПДП i8080). В максимальном режиме вместо сигналов HLD, HLDA используются две двунаправленные линии RQ\/Ei\ - запрос шины/разрешение доступа, на которые работает специальная микросхема - арбитр шины.

5 Устройства памяти

Устройства памяти микропроцессорной системы (МПС) могут быть внешними (винчестер, дисковод, CD-ROM и т.д.) и внутренними (ОЗУ, ПЗУ).

В данной курсовой работе рассматривается внутренняя память МПС, которая может быть:

· постоянной (ROM) или ПЗУ,

· оперативной (RAM) или ОЗУ.

В свою очередь ПЗУ по способу записи/перезаписи информации различаются следующим образом.

ПЗУ - постоянные запоминающие устройства, в основу которых положены диодные матрицы. Матрицы прожигаются на заводе-изготовителе, пользователь ничего изменить не может (рисунок 3). При подаче U > U_доп диод сгорает, остается перемычка; при сгоревшем диоде U_узла = 0; при функционирующем диоде U_узла = 1

ППЗУ - перепрограммируемые ПЗУ (матрицы поставляются пользователю с уровнем 1 во всех узлах, пользователь может только один раз прожечь матрицу по своей программе).

РПЗУ - репрограммируемые (т.е. многократно программируемые) ПЗУ.

Рисунок 3 - Элемент диодной матрицы.

По способу стирания информации РПЗУ могут быть: ультрафиолетовыми и электрическими.

Оперативные запоминающие устройства ОЗУ могут быть: динамическими (DRAM) и статическими (SRAM).

В динамических ОЗУ, построенных на МОП-транзисторных ячейках с дополнительной емкостью, информация после считывания пропадает, поэтому требуется ее регенерация (восстановление), а значит, такие ОЗУ при своей очевидной дешевизне имеют низкое быстродействие.

Статические ОЗУ, построенные на триггерных ячейках, хранят информацию после считывания и регенерации не требуют, имеют высокое быстродействие, хотя и существенно дороже динамических ОЗУ.

Современные схемы ОЗУ сочетают в себе обе технологии (SDRAM).

6. ОЗУ. Принципы построения

Рисунок 4 - Микросхема статической памяти

Шина адреса (рисунок 4) подключается к микросхеме памяти по N адресным входам: A₀ - A_N -₁.

Шина данных подключается по входам/выходам D, количество которых зависит от того, сколько матриц размещено в кристалле.

CS - вход выборки кристалла, управляет подключением буфера данных к шине.

- вход запись/чтения, определяет подключение входного или выходного буфера данных к шине данных.

Рассмотрим принцип выбора ячейки памяти по адресу.

Входы адресной шины подключаются к дешифраторам (DC) строки и столбца матрицы. Предположим, что к микросхеме подключается четыре адресных линии (А₀ - А₃), причем линии А₀, А₁ подаются на DC строки, а линии А₂, А₃ - на DC столбца.

а)

б)

Рисунок 5- Выбор ячейки по адресу: а - триггера; б - элемента матрицы

Предположим, что на адресных входах указан адрес 9, т.е. 1001.

Таким образом, DC строки по А₀ =1, А₁ =0 установит 1 на выходе 1, а DC столбца по А₂ =0, А₃ =1 установит 1 на выходе 2.

Во всех узлах матрицы расположены триггеры. Вход синхронизации триггера и его выход на общую для данной матрицы линию данных подключаются, как показано на рисунке 7, а.

Очевидно, что функционировать будет только тот триггер, у которого на входы элемента И от DC строки и DC столбца попадут 1.

В нашем случае будет выбран элемент матрицы, обведенный в кружок (рисунок 5, б).

7.Постоянные запоминающие устройства (ПЗУ)

ПЗУ представляет собой чисто комбинационную схему, имеющую n адресных входов и m выходов.

Рисунок 6.1-Схемное обозначение ПЗУ

ПЗУ организуются по двухъярусной структуре:

1) Всевозможные конъюнкции с помощью дешифратора:

2)C помощью схем “или” собираются все нужные конъюнкции.

6.2- Структура ПЗУ

Работа схемы: если все плавкие перемычки целы, то при выборе любого адреса на входы всех дизъюнкторов будет поступать хотя бы по одной единице, поэтому y0 = y1=···= ym-1=1.

Для занесения в схему какой-либо информации некоторые перемычки пережигаются (ПЗУ с прожиганием), тогда на некоторых дизъюнкторах на все входы поступают “0” и на выход подается “0”.

Рисунок 6.3 Схемное обозначение РПЗУ К573РФ2, К573РФ5 с ультрафиолетовым стиранием:

А - адресные входы; D - информационные выходы. Uce - вход подачи напряжения записи (в режиме хранения на этот вход подается Ucc); Ucc - вывод для подачи напряжения питания. СЕ и ОЕ -входы управления состоянием выводов, если СЕ=ОЕ=1, входы D имеют высокоимпедансное состояние. При СЕ=ОЕ=0 вывод информации разрешен.

Микросхема РПЗУ К573РФ2 (РФ5) имеет одиннадцатиразрядный дешифратор, выходы которого соединены с восьмиразрядной матрицей М2. В процессе записи выходные элементы РПЗУ находятся в режиме приема информации через выводы D0 D7 (на входе “ОЕ“ уровень “1”). В режиме считывания записанной информации выводы “Uce” и “Ucc” объединяются, и на них подается напряжение питания +5В.

 8.Цифро-аналоговые преобразователи (ЦАП)

ЦАП -- это функциональные блоки, предназначенные для преобразования входного цифрового сигнала (двоичных кодовых комбинаций), в эквивалентные значения аналогового сигнала (напряжения или тока).

Суть преобразования цифрового кода в аналоговый сигнал состоит в суммировании аналоговых сигналов, пропорциональных весам разрядов входного цифрового кода и умноженных на коэффициенты, равные нулю или единице в зависимости от значения соответствующего разряда кода (каждый последующий из которых вдвое больше предыдущего). Для получения этих токов используются или транзисторные источники тока, или резистивные матрицы, коммутируемые транзисторными ключами.

Основные недостатки этой схемы определяются необходимостью применения резисторов с большим диапазоном номиналов, например 1R - 1024R для 10-разрядного ЦАП.

В качестве электронных ключей могут использоваться биполярные или КМОП- транзисторы в ключевом режиме.

Рациональным способом уменьшения количества номиналов резисторов является использование резистивной (лестничной) матрицы R - 2 R. В общем случае микросхема ЦАП (рисунок 7) имеет несколько цифровых входов и один аналоговый вход, а также аналоговый выход.

Рисунок 7.Микросхема ЦАП: OPO- операционный усилитель

На цифровые входы ЦАП подается n-разрядный код D, на аналоговый вход -- опорное напряжение Uоп (UREF). Выходным сигналом является напряжение Uвых (UO) или ток Iвых (IO). Для некоторых микросхем Uоп должно иметь строго заданный уровень, для других допускается менять его значение в широких пределах, в том числе и изменять его полярность (положительную на отрицательную и наоборот).

Кроме информационных сигналов, микросхемы ЦАП требуют также подключения одного или двух источников питания и общего провода (они обозначаются как “Ucc”). Обычно цифровые входы ЦАП обеспечивают совместимость со стандартными выходами микросхем ТТЛ.

Если ЦАП имеет токовый выход, то часто ток преобразуется в напряжение с помощью внешнего операционного усилителя (ОУ) и встроенного в ЦАП резистора RОС, один из выводов которого выведен на внешний вывод микросхемы.

9.Разработка функциональной схемы модуля ввода/вывода.

Модуль ввода/вывода содержит в себе два порта - параллельный порт ввода, выполненный на микросхеме 8255, и последовательный порт вывода, выполненный на микросхеме 8251. Так же в состав модуля ввода/вывода входят комбинационные логические схемы выполняющие роль дешифраторов адреса портов, и логическая схема, фиксирующая изменение состояния информационных входов порта ввода, для формирования сигнала запроса прерывания. Функциональная схема модуля ввода/вывода представлена на рисунке 8.

Входы/выходы данных микросхемы 8255 соединены с шиной данных, адресные входы А0 и А1 соединены с соответствующими разрядами адресной шины, причем вход А1 соединен с линией первого разряда шины адреса через инвертор. С шины управления на входы WR и RD микросхемы поступают сигналы чтения и записи данных, на вход CS (выбор микросхемы) поступает сигнал от дешифратора адреса выполненного на микросхемах DD2, DD3. На микросхемах DD7?DD15, выполнена схема обеспечивающая формирования сигнала запроса прерывания IRQ0, при любом изменении информации на входах PA0?PA7 микросхемы 8255.

Входы/выходы данных микросхемы 8251 соединены с шиной данных, вход C/D (команды/данные) соединен с младшим разрядом адресной шины, с шины управления на входы WR и RD микросхемы поступают сигналы чтения и записи данных, на вход CS (выбор микросхемы) поступает сигнал от дешифратора адреса, выполненного на микросхеме DD4. На вход CLK (синхронизация) и RST (сброс) поступают соответствующие сигналы (формируемые тактовым генератором) с шины управления. Сигнал с выхода TxE сигнализирующий о том, что порт передал данные на периферийное устройство и готов принять очередной байт от процессора для передачи, поступает на шину управления как сигнал запроса прерывания IRQ1.

Рисунок. 8. Функциональная схема модуля ввода/вывода.

Дешифратор адреса порта ввода в виде КЛС выполненной на микросхемах DD2 и DD3, обеспечивает формирование логического “0”, являющегося сигналом выбора микросхемы порта ввода (DD5). Ниже приведена таблица истинности для данной КЛС:

Таким образом, выбор микросхемы DD5 обеспечивается выполнением следующих условий:

сигнал M/IO равен “0” (выбор устройства ввода/вывода);

все разряды шины адреса, начиная с А3 и по А15 равны “0”;

значения разрядов А1 и А2 не равны между собой.

Из этого следует, что обращение к микросхеме порта ввода возможно в диапазоне адресов 02h?05h, что соответствует условию задания. Необходимость выделения пору ввода не одного, а четырех адресов, обусловлена тем что микросхема 8255 имеет в своем составе три порта ввода/вывода, адресация к которым производится посредством адресных входов А0, А1 микросхемы, еще один адрес отводится под регистр управляющего слова микросхемы. Таким образом комбинационная логическая схема выполненная на микросхемах DD1, DD2, DD3, обеспечивает как бы “смещение” адреса 00h, являющегося базовым адресом микросхемы 8255, на адрес 02h являющийся базовым адресом порта ввода системы. Таблица преобразования адресов, комбинационной логической схемой выполненной на микросхемах DD1, DD2, DD3, представлена ниже:

11 Заключение

В данной курсовом проекте была осуществлена задача разработки микропроцессорной системы, состоящую из микропроцессора I 8086, ПЗУ, ОЗУ,ЦАП и последовательного порта ввода вывода. Были описаны в аналитическом, структурном и расчетно-графическом виде все необходимые узлы и элементы.

При расчете данной курсовой работы использовались математические и графические пакеты, такие как:

· sPlan v7.0.0.

· Microsoft Word

Список литературы

1 Угрюмов Е.П. Цифровая схемотехника. СПб: БХВ-СПб, 2000.

2 Большие интегральные микросхемы запоминающих устройств: справочник. М.: Радио и связь, 1990.

3 Бойко В.И. и др. Схемотехника электронных систем. Аналоговые и импульсные устройства. СПб.: БХВ-Петербург, 2004.

4 Опадчий Ю.Ф. и др. Аналоговая и цифровая электроника. - М.: Радио и связь, 1997.

5. Пухальский Г. И. Проектирование микропроцессорных систем. СПб.: Политехника, 2001.-544.:ил.