5.4 Дешифраторы

Полным дешифратором называют комбинационную схему, имеющую n входов и 2ⁿ выходов и реализующую на каждом выходе функцию, представляющую собой минтерм n переменных.

Дешифраторы являются преобразователями кодов, выполняющих преобразование двоичного и двоично-десятичного кодов в унитарный код. Унитарный код двоичного n-разрядного числа представляется 2ⁿ разрядами, только один из разрядов которого равен 1 [6].

Поэтому в полном дешифраторе каждой комбинации значений входных сигналов х₁,..., х_n соответствует сигнал, равный 1, только на одном выходе, на остальных выходах сохраняются сигналы 0. На выходах вырабатываются 1 при минтермах соответственно:

Такой системе уравнений, например, для n=2 соответствует табл.5.7.

Таблица 5.7. Таблица истинности

Таблица 5.8

Таблица истинности преобразователя кодов

4. Получают логическую функцию преобразователя кодов в виде СДНФ путем записи "по единицам", представленную системой уравнений:

5. Получают логическую функцию в виде МДНФ с помощью карт Карно рис.5.6

у₁=х₁+х₂х₃+х₂х₄

Рис. 5.6. Карты Карно.

у₄=х₄

Синтезируемая схема реализует четыре функции. Ее можно представить как простое объединение схем, реализующих каждую функцию отдельно. Но это не экономично. Целесообразно преобразовать совокупность этих функций к такому виду, чтобы реализующие их схемы содержали общие части, а схема с четырьмя выходами представляла собой единое целое.

Для выполнения этого условия, используя избыточные наборы входных переменных х₁х₂х₃х₄, которые отмечены на картах Карно крестиками, образуют минимальные покрытия для каждой из четырех функций, которые включали бы возможно больше однотипных объединений клеток на картах.

В итоге получают МНДФ логической функции:

у₁=х₁+х₂х₃+х₂х₄=х₁+х₂(х₃+х₄)

у₄=х₄

5. Функциональная схема устройства на рис.5.7.

Рис. 5.7 Функциональная схема преобразователя кода прямого замещения в двоично-десятичный код 2421.

Для получения логической функции одноразрядного суммирования в форме СДНФ производят запись " по единицам":

,

,

т.е. она реализуется двумя логическими функциями, а устройство имеет два выхода: S_i и р_i+1.

Схему, реализующую две функции, можно представить как простое объединение схем, реализующих каждую функцию отдельно, рис. 5.9:

Рис. 5.9 Функциональная схема одноразрядного сумматора: полусумматора.

Устройство оказывается синтезированным из двух самостоятельных частей, реализующих:

функцию исключающее ИЛИ (сумма по модулю два);

функцию конъюнкции И.

Такое устройство называется полусумматором.

Полный одноразрядный сумматор должен иметь вход для цифры переноса из предыдущего разряда р_i и число слагаемых в нем оказывается равным трем: х₁, х₂, р_i (табл.5.12). Логическую функцию для полного одноразрядного сумматора представляют таблицей истинности, составленной на основании правил суммирования.

Таблица 5.12

Таблица истинности полного одноразрядного сумматора

Для получения логической функции в алгебраической форме в виде СДНФ производят запись по "единицам":

,

Далее производят минимизацию логических функций. Выражение для S_i не поддается минимизации изложенными ранее методами. Единственная возможность - это использовать вынесение за скобки:

Для выражения р_i+1 можно получить сокращенную дизъюнктивную нормальную формы применив все операции склеивания и поглащения:

1-4: (по р_i)

2-4: (по х₂)

3-4: (по х₁)

Сокращенная дизъюнктивная форма логической функции:

Таким образом, полный сумматор оказывается устройством с двумя выходами и реализуется двумя логическими функциями S_i и P_i+1 с тремя аргументами x₁, x₂, P _i.

Схему, реализующую несколько функций, можно представить как простое объединение схем, реализующих каждую функцию отдельно.

Функциональная схема в логическом базисе И, ИЛИ, НЕ на рис.5.10.

Рис.5.10 Функциональная схема полного одноразрядного сумматора.

Но такой путь, как правило, является неэкономичным. Схема оказалась реализованной на 16 базовых логических элементах.

Часто бывает целесообразно преобразовать совокупность данных логических функций к такому виду, чтобы реализующие их схемы содержали общие части, а схема с многими выходами представляла собой единое целое.

Поэтому продолжим преобразования.

На следующем этапе преобразований целесообразно более простую реализацию функции использовать в качестве составной части другой функции . Для такой функции табл.5.13.

Таблица 5.13

Таблица истинности полного одноразрядного сумматора

Но таблица истинности для теперь содержит избыточные наборы переменных, которые отмечены крестиками , т.е. функция оказывается частично (не полностью) определенной. Используем для минимизации частично определенной функции карту Карно (рис.5.11).

Рис.5.11 Карта Карно.

Минимальному покрытию соответствует логическая функция:

После вынесения за скобки получают подготовленную для реализации логическую функцию:

Функциональная схема для этой логической функции в логическом базисе И, ИЛИ, НЕ показана на рис. 5.12.

Рис.5.12 Минимизированная функциональная схема полного одноразрядного сумматора.

Схема оказалась реализованной на 9 базовых логических элементах, что почти в два раза меньше, чем в первой схеме. Это подтверждает целесообразность проведенных преобразований.

Для реализации схемы в базисах И-НЕ и ИЛИ-НЕ следует для логической функции применить формулу Де Моргана.

Получены схемы полных одноразрядных сумматоров.

Полные многоразрядные двоичные сумматоры составляются из одноразрядных.

Способов выполнения сложения многоразрядных чисел два: параллельный и последовательный.

Процедуру сложения двух n-разрядных двоичных чисел можно представить рис.5.13.

Рис.5.13 Процедура сложения двух n-разрядных двоичных чисел

В младшем разряде сумматора используется полусумматор (два входа для и ).

Начиная со второго разряда необходимо иметь три входа: два для слагаемых и и один для сигнала переноса с предыдущего разряда, т.е. необходимо применять полный сумматор.

Введем обозначения:

полного сумматора рис.5.14

Рис.5.14 Обозначение на схеме полного сумматора

где S-выход суммы;

- выход переноса;

- вход переноса;

B - входы слагаемых цифр.

Полусумматора рис.5.15

Рис.5.15 Обозначение на схеме полу сумматора

В соответствии с рассмотренной схемой суммирования двух n-разрядных чисел схема n-разрядного сумматора может быть представлена в виде параллельного n-разрядного сумматора с последовательным переносом рис.5.16

Рис.5.16 Параллельный n-разрядный сумматор

Число сумматоров здесь равно числу разрядов. Выход переноса каждого сумматора соединен с входом переноса следующего, более старшего разряда. Слагаемые и складываются во всех разрядах одновременно, а перенос поступает с окончанием операции сложения в предыдущем разряде.

Быстродействие параллельного многоразрядного сумматора с последовательным переносом ограниченно задержкой переноса, так как формирование сигнала переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса младшего разряда не распространится последовательно по всей системе [7].

Это устройство нетрудно сделать любой длины, однако суммирование будет закончено лишь тогда, когда истечет время распространения сигналов переноса через всю цепь одноразрядных сумматоров. Такой перенос иногда называют пульсирующим. При наиболее неблагоприятных условиях для распространения переноса при сложении чисел 11...11 и 00... 001, произойдет “пробег” 1 переноса через весь сумматор от самого младшего разряда к самому старшему. Поэтому в худшем случае время распространения переноса где- время распространения переноса в одном разряде; n- число разрядов сумматора.

При последовательном суммировании используется один, общий для всех разрядов полный (рис.5.17).

Рис.5.17 Сумматор с дополнительной цепью задержки

Оба слагаемых кодируются последовательностями импульсов, которые синхронно вводятся в сумматор через входы A и B, начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса переноса на время одного такта, т.е. до прихода пары слагаемых следующего разряда, с которыми он будет просуммирован. Задержку обеспечивает D-триггер. Для хранения и ввода слагаемых A и B, а также для преобразования последовательного кода выходных импульсов в параллельный применяют регистры сдвига. Работа регистров сдвига и триггера задержки синхронизируется общим генератором тактовых импульсов.

Последовательные многоразрядные сумматоры имеют сравнительно невысокое быстродействие, так как одновременно суммируется лишь пара слагаемых. При этом они состоят из трех регистров, одноразрядного сумматора, триггера задержки (D-триггера) и генератора тактовых импульсов.

Быстродействие параллельного многоразрядного сумматора можно увеличить, заменив последовательный перенос на параллельный перенос с помощью специального узла: схемы ускоренного переноса СУП.

Принцип ускоренного (сквозного, параллельного) переноса заключается в том, что для каждого двоичного разряда дополнительно формируют два сигнала:

образования переноса

распространения переноса

В случае , т.е. в данном i-ом разряде формируется сигнал переноса в следующий высший разряд независимо от формирования функций суммы в предыдущих разрядах.

Если хотя бы одно из слагаемых или равно 1 (т.е. ), то перенос в последующий разряд произойдет при наличии сигнала переноса из предыдущего разряда.

Если функции распространения переноса в двух соседних разрядах равны 1, т.е. , и при этом существует сигнал переноса из предыдущего разряда, то перенос производится непосредственно в разряд номер i+2.

Процесс формирования ускоренного переноса описывается следующим уравнением:

.

Пример 5.5. Синтезировать узел, осуществляющий суммирование двух одноразрядных двоичных чисел (полусумматор), на элементах И, ИЛИ, НЕ, на элементах И-НЕ и на элементах ИЛИ-НЕ.

Решение. 1. Составляют таблицу истинности для логической функции одноразрядного суммирования на основании правил суммирования одноразрядных чисел (5.14).

Таблица 5.14

Таблица истинности

2. Представляют логическую функцию в форме СДНФ путем записи “по единицам”:

;

3. Синтезируют полусумматор на элементах И, ИЛИ, НЕ (рис.5.18).

Рис.5.18 Полусумматор на элементах И, ИЛИ, НЕ

4. Для синтеза схемы на элементах И-НЕ используют основное соотношение булевой алгебры: , поэтому

.

Применяют закон Де Моргана:

.

Равенство не изменится, если к сомножителю прибавить , а к сомножителю - , т.к. , :

,

.

Вновь применяют закон Де Моргана:

,

.

Полученные соотношения подставляют в исходное выражение:

.

5. Функциональная схема сумматора на элементах И-НЕ (рис. 5.19).

Рис. 5.19 Сумматор на элементах И-НЕ

6. Для синтеза схемы на элементах ИЛИ-НЕ представляют логическую функцию в форме СКНФ путем записи “по нулям”:

7. Проводят преобразование

8. Функциональная схема полусумматора на элементах ИЛИ-НЕ (рис.5.20).

Рис.5.20 Полусумматор на элементах ИЛИ-НЕ

Схемы на элементах ИЛИ-НЕ и И-НЕ оказалась проще - содержит 5 логических элементов, а на элементах И, ИЛИ, НЕ - 6.

Пример 5.6. Составить схему полного сумматора, используя полусумматоры.

Решение 1. Полный сумматор осуществляет сложение трех цифр: двух цифр и , принадлежащих одному разряду складываемых чисел, а также цифры переноса из предыдущего разряда . В результате суммирования этих трех цифр получается сумма и цифра переноса в старший разряд . Таким образом, это устройство с тремя входами и двумя выходами.

Полусумматоры имеют два входа для и , и два выхода для и .

В соответствии с сочетательным законом:

т.е. можно сначала сложить две цифры и, а затем к промежуточной сумме прибавить .

Поэтому полный сумматор можно представить как объединение двух полусумматоров.

Первый полусумматор служит для сложения двух цифр и и обеспечивает выход промежуточной суммы и переноса .

Второй полусумматор складывает промежуточную сумму с цифрой переноса из предыдущего разряда , формирует перенос и сумму . При этом

Из анализа таблицы истинности для полусумматора следует, что при сложении трех цифр двумя полусумматорами цифра переноса может образоваться только в одном полусумматоре: или . Поэтому для получения эти переносы следует объединить логической ячейкой ИЛИ:

.

Это выражение совпадает с полученным ранее для полного сумматора.

2. Функциональная схема полного сумматора, синтезированного из двух полусумматоров (рис. 5.21).

Рис.5.21 Полный сумматор, синтезированный из двух полусумматоров

5.9 Коммутатор