В настоящее время существуют две тенденции в проектировании средств вычислительной техники: во-первых, разработка устройств специализированных ЭВМ на основе микропроцессорных средств, во-вторых, реализация ЭВМ с использованием СБИС программируемых логических матриц, матриц программируемых логических элементов, программируемых логических интегральных схем (ПЛИС) и базовых матричных кристаллов. Построение ЭВМ на СБИС связано не только с комплексированием микропроцессорных средств в систему, что отражает первую тенденцию проектирования, но и с применением современных методов логического синтеза арифметико-логических и управляющих устройств, размещаемых на СБИС, а также методов оценки результатов проектирования. В связи с этим подготовка инженеров - системотехников по специальности ЭВМ включает вопросы изучения методики системотехнического и логического проектирования ЭВМ и самостоятельную разработку устройств машины в рамках дисциплины «Организация ЭВМ, комплексов и систем».

1. Цель курсового проектирования

вычислительный алгоритм логический операционный

Таблица 1 - Задание на курсовое проектирование

Список операций, выполняемых устройством, должен быть следующим:

арифметические операции:

сложение;

вычитание;

умножение;

деление;

логические операции:

дизъюнкция;

конъюнкция;

сложение по модулю два;

условный переход по значению >0;

условный переход по значению <0;

условный переход по значению =0;

условный переход по переполнению;

безусловный переход;

вызов подпрограммы;

возврат из подпрограммы;

операции с запоминающим устройством:

запись в запоминающее устройство;

чтение из запоминающего устройства;

операции со стеком:

запись;

чтение;

сложение со стеком;

вычитание из стека;

операции с внешними устройствами:

запись во внешнее устройство;

чтение из внешнего устройства;

системные операции:

останов;

разрешение прерывания;

запрещение прерывания;

возврат из прерывания;

загрузка регистра базы;

загрузка указателя стека.

3. Разработка структурной схемы вычислительного устройства

Для возврата из подпрограммы (рисунок приложения 6.1) необходимо извлечь из стека сохраненное значение программного счетчика РС. Сначала устанавливаем на шину адреса значение указателя стека SP, по полученному адресу считываем 10 бит из ОЗУ в РгД. Копируем в РС эти биты, увеличиваем значение SP еще на 1. Таким образом устанавливаем сохраненное значение программного счетчика.

5.7 Алгоритмы операций со стеком

При выполнении команды записи в стек (рисунок приложения 7.1) сначала сдвигается указатель стека на 1 в сторону младших адресов, освободив место под 16 бита данных.

Для формата AR выставляется на шину данных значение из регистра, адрес которого хранится в регистре команды. Для формата AS на шину адреса выставляется значение поля S из регистра команд RgI. По этому адресу происходит выборка из памяти 16 ти битов через шину данных в РгД. Начиная с адреса, определяемого SP, записываем данные с РгД в память.

При выполнении операции чтения из стека (рисунок приложения 7.2) вначале следует прочитать 16 битов через шину данных в РгД из ОЗУ, начиная с адреса, определяемого SP. Для формата AR данные с ШД заносятся в регистр, адрес которого указан в команде. Для формата АS на шину адреса выставляется значение поля S из регистра команд RgI. По этому адресу значение с РгД заносится в память. Затем сдвигается указатель стека на 1 в сторону старших адресов для освобождения мест, занимаемых ранее, прочитанными 16-ю битами данных.

При выполнении команд сложения и вычитания со стеком (рисунок приложения 7.3) для формата AR на шину данных копируется содержимое регистра, номер которого записан в регистре команды. Для формата AS на шину адреса выставляется значение поля S из регистра команд RgI. По этому адресу происходит выборка из памяти 16х битов через шину данных в РгД. Затем данные с РгД заносятся в регистр РВ. После этого необходимо прочитать 16 битов на шину данных из ОЗУ, начиная с адреса, определяемого SP. Полученные данные с ШД заносятся в регистр РА. После этого, в зависимости от кода операции, производится сложение либо вычитание операндов в АЛУ; результат операции выгружается на шину данных из аккумулятора А, затем записывается с шины данных в ОЗУ, начиная с адреса, определяемого SP.

5.8 Алгоритмы выполнения операций с ВУ

Команда записи в ВУ (рисунок приложения 8.1) выполняется следующим образом. Для формата АR выставляется на шину данных содержимое регистра, номер которого указан в команде. Для формата AS на шину адреса выставляется значение поля S из регистра команд RgI. По этому адресу происходит выборка из памяти 16 ти битов на шину данных. Содержимое шины данных записывается в регистр внешнего устройства RgED.

При чтении из ВУ (рисунок приложения 8.2) выполняются следующие действия. С регистра внешнего устройства RgED данные выставляются на ШД. Для формата АR с шины данных информация записывается в регистр, номер которого указан в команде, для формата АS на шину адреса выставляется значение поля S из регистра команд RgI, начиная с этого адреса данные с ШД записываются в ОЗУ.

5.9 Алгоритмы системных операций

По командам запрещения и разрешения прерываний выполняется сброс или установка флага IF соответственно (рисунок приложения 9.1, 9.2).

По команде останова сбрасывается флаг WF регистра флагов RgF (рисунок приложения 9.3).

По команде выхода из прерывания (рисунок приложения 9.4) сначала необходимо извлечь из стека по адресу в SP сохраненное значение регистра флагов RgF. Затем увеличить значение SP на 1 и извлечь из стека сохраненное значение программного счетчика РС, которое храниться в двух соседних ячейках памяти. Далее, устанавливаем требуемое значение флага IF в РС копируем сформированный на ШД адрес.

Команда загрузка регистра базы (рисунок приложения 9.5) происходит в таком порядке. Для формата AR выставляется на шину данных содержимое регистра, номер которого указан в команде. Считать в регистр базы B значение 10 бит, начиная с младших с ШД. Для формата АS на шину адреса выставляется значение поля S из регистра команд RgI. Из ячейки памяти с этим адресов выставляем данные на ШД.

Команда загрузка регистра указателя стека происходит аналогично загрузки регистра базы. (рисунок приложения 9.6). Для формата AR выставляется на шину данных содержимое регистра, номер которого указан в команде. Считать в SP значение 10 бит, начиная с младших с ШД. Для формата АS на шину адреса выставляется значение поля S из регистра команд RgI. Из ячейки памяти с этим адресов выставляем данные на ШД. полученные биты мы заносим в регистр SP.

5.10 Алгоритм выполнения операции записи в ОЗУ

Выполнение записи в ЗУ происходит по алгоритму, показанному на рисунке приложения 10.1. Вначале определяем тип формата команды, если AS, то одним операндом будет поле ячейки памяти S, далее определим тип адресации этого операнда. Если адресация прямая адрес ячейки ОЗУ берётся из кода команды и выставляется на шину адреса. При косвенной адресации из кода команды на шину адреса выставляется адрес, по которому из ОЗУ выбирается ячейка памяти, и данные из этой ячейки считываются на ШД. Далее аналогичным образом копируем их в буферный регистр RgBuf. И от туда пересылаем в РгА. При относительной адресации на шину адреса выставляется сумма значений адресов из кода команды и регистра базы RB.

Для формата команды AR сначала из кода команды номер регистра, в котором хранится адрес операнда. Этот номер выставляем на ША, далее на ШД записываем адрес, хранящийся в этом регистре. Оттуда отправляем его в РгД, затем в RgBuff и, наконец, в регистр адреса. Определяем тип адресации. При косвенной адресации из ОЗУ по адресу хранимому на ША считываем адрес ячейки памяти, в которой хранится операнд. Адрес с шины даных передаем через буферный регистр в регистр адреса в два этапа. При относительной адресации в регистр адреса выставляется сумма значений адресов из регистра адреса и регистра базы B.

Далее мы выставляем на шину данных значение аккумулятора А. Начиная с адреса, выставленного на ША, копируем данные с ШД в память.

5.11 Алгоритм выполнения операции чтения из ОЗУ

Выполнение операции чтения из ЗУ происходит по алгоритму, показанному на рисунке приложения 10.2. Вначале определяем тип формата команды, если AS, то одним операндом будет поле ячейки памяти S, далее определим тип адресации этого операнда. Если адресация прямая адрес ячейки ОЗУ берётся из кода команды и выставляется на шину адреса. При косвенной адресации из кода команды на шину адреса выставляется адрес, по которому из ОЗУ выбирается ячейка памяти, и данные из этой ячейки считываются на ШД. Далее копируем их в буферный регистр RgBuf. И от туда пересылаем в РгА. При относительной адресации на шину адреса выставляется сумма значений адресов из кода команды и регистра базы RB.

Для формата команды AR сначала из кода команды номер регистра, в котором хранится адрес операнда. Этот номер выставляем на ША, далее на ШД записываем адрес, хранящийся в этом регистре. Оттуда отправляем его в РгД, затем в RgBuff и, наконец, в регистр адреса. Определяем тип адресации. При косвенной адресации из ОЗУ по адресу хранимому на ША считываем адрес ячейки памяти, в которой хранится операнд. Адрес с шины даных передаем через буферный регистр в регистр адреса. При относительной адресации в регистр адреса выставляется сумма значений адресов из регистра адреса и регистра базы B.

Далее, считываем на ШД данные из ОЗУ, начиная с выставленного на ША адреса. С шины данных информацию сохраняем в аккумуляторе А.

6. Разработка алгоритмов выполнения арифметических и логических операций

Деление производится с восстановлением остатка. Делимое находится в регистрах РА, делитель - в РВ, модуль делителя со знаком «-» - в PD. В процессе выполнения деления остаток находится в PE, а результат формируется в A.

При выполнении операции деления (рисунок приложения 14.1) вначале нужно поместить модуль делителя со знаком «-» в РD. Для этого необходимо скопировать делитель, инвертировать знак и перевести в дополнительный код. Теперь необходимо сформировать остаток (РE) как разность модулей делимого и делителя. Если остаток оказался положительным, то деление невозможно, т.к. делимое больше делителя. В этом случае алгоритм будет завершён с установкой флага OF.

Если же остаток отрицательный, то к нему прибавляется модуль делителя. Затем происходит сдвиг остатка на один разряд влево. Из остатка вновь вычитается модуль делителя. Далее проверяется, пройдены ли все разряды результата.

Затем следует установка i-го бита результата инвертированным знаком остатка. Если остаток отрицательный, то производится переход к суммированию с модулем делителя, иначе - к сдвигу влево.

После определения всех разрядов результата производится установка знакового разряда как суммы по модулю 2 знаковых разрядов делимого и делителя.

7. Проектирование операционного автомата устройства выполнения команд

Совокупность недетализованных основных блоков процессора, детально проработанных регистров и счетчиков, а также коммуникаций между ними является операционным автоматом процессора (иногда называемым устройством или автоматом выполнения команд). Входными сигналами операционного автомата процессора являются выходные (управляющие) сигналы У = {у1, у2, …, у3} ведущего УУ процессора (УУ верхнего уровня), а выходными сигналами - входные сигналы (логические условия) Х = {х1, х2, …, х3} ведущего УУ процессора. Операционный автомат может быть разработан на основании алгоритма командного цикла.

Построим обобщенный алгоритм командного цикла (схема схеме КП 230101.010.017.081.004 ТЧ). Осуществим разметку этого алгоритма. Список микроопераций и логических условий для алгоритма выполнения команд УУ верхнего уровня представлен в приложении 15.

На основании множества присваиваний алгоритма командного цикла и его разметки можно разработать функциональную схему операционного автомата процессора (представлена в приложении 16).

8. Проектирование операционного автомата арифметико-логического устройства

После проектирования отдельных алгоритмов арифметических и логических операций составим обобщенный алгоритма АЛУ (схема схеме КП 230101.010.017.081.004 ТЧ). Он составляется путем объединения частных алгоритмов выполнения отдельных арифметических и логических операций. На основании обобщенного алгоритма АЛУ составим список микроопераций МПА устройства управления нижнего уровня. Обозначим множество его входных сигналов (логических условий) через Х = {х1, х2, …, х3}, а множество его выходных (управляющих) сигналов - через У = {у1, у2, …, у3}. Список микроопераций и логических условий УУ нижнего уровня представлен в приложении 17.

После разработки обобщенного алгоритма АЛУ, разметки его, кодирования микроопераций и логических условий можно построить функциональную схему операционного автомата АЛУ (приложение 18).

9. Проектирование устройств управления процессора и АЛУ двухступенчатой организации процесса управления

Функции управления ходом вычислительного процесса, обеспечивая автоматическое выполнение команд программы, реализует устройство управления (УУ) вычислительной машины.

Элементарные преобразования информации, выполняемые в течение одного такта сигналов синхронизации блока УУ, называются микрооперациями (МО). Совокупность сигналов управления, вызывающих одновременно выполняемые микрооперации, образует микрокоманду (МК). В свою очередь, последовательность микрокоманд, определяющую содержание и порядок шагов при реализации машинного цикла, принято называть микропрограммой. Сигналы управления вырабатываются устройством управления, а точнее, основным его узлом - микропрограммным автоматом (МПА).

Процесс управления исполнением команд при проектировании процессора целесообразно представлять в виде двухступенчатой иерархической структуры управляющих автоматов, состоящей из ведущего устройства управления процессором (УУпр) и ведомых (подчиненных) автоматов: устройства управления АЛУ (УУ АЛУ) и контроллера кэш-памяти (рисунок 5).

Рисунок 5 - Двухступенчатая структура процесса управления

9.1 Проектирование управляющего автомата устройства управления процессора

По заданию необходимо спроектировать автомат с программируемой логикой. Особенностью микропрограммного автомата с программируемой логикой является хранение микрокоманд в виде кодов в памяти микропрограмм. Каждой команде ВМ в этом ЗУ в явной форме соответствует микропрограмма, поэтому часто устройства управления, в состав которых входит микропрограммный автомат с программируемой логикой, называют микропрограммными.

Для разработки автомата будем использовать список микрокоманд и логических условий из таблицы приложения 15. Закодируем все логические условия и микрооперации двоичным кодом. Для этого разобьем множество микроопераций на 7 непересекающихся подмножеств. Получим:

Y₁ = {y₀, y₇, y₁₄, y₂₁, y₂₈, y₃₅, y₄₂, y₄₉, y_56, y_63, y₇₀}

Y₂ = {y₁, y₈, y₁₅, y₂₂, y₂₉, y₃₆, y₄₃, y₅₀, y_57, y_64, y₇₁}

Y₃ = {y₂, y₉, y₁₆, y₂₃, y₃₀, y₃₇, y₄₄, y₅₁, y_58, y_65, y₇₂}

Y₄ = {y₃, y₁₀, y₁₇, y₂₄, y₃₁, y₃₈, y₄₅, y₅₂, y_59, y_66, y₇₃}

Y₅ = {y₄, y₁₁, y₁₈, y₂₅, y₃₂, y₃₉, y₄₆, y₅₃, y_60, y_67, y₇₄}

Y₆ = {y₅, y₁₂, y₁₉, y₂₆, y₃₃, y₄₀, y₄₇, y₅₄, y_61, y₆₈}

Y₇ = {y₆, y₁₃, y₂₀, y₂₇, y₃₄, y₄₁, y₄₈, y_55, y_62, y₆₉}

Множество логических условий содержит 32 элементов

X = {x₀, x₁, x₂, x₃, x₄, x₅, x₆, x₇, x₈, x₉, x₁₀, x₁₁, x₁₂, x₁₃, x₁₄, x₁₅, x₁₆, x₁₇, x₁₈, x₁₉, x₂₀, x₂₁, x₂₂, x₂₃, x₂₄, x₂₅, x₂₆, x₂₇, x₂₈, x₂₉, x₃₀, x₃₁, x₃₂}

Для кодирования микроопераций в каждом из подмножеств необходимо использовать по четыре бита. Соответствующие таблицы кодирования микроопераций и логических условий приведены в таблицах 4 и 5

Таблица 4 - Кодирование микроопераций

Таблица 5 - Кодирование логических условий

На основании кодированного списка условий и микроопераций проектируем форматы микрокоманд (рисунок 6, 7)

Рисунок 6 - Формат операторных микрокоманд

Рисунок 7 - Формат микрокоманд переходов

В ПЗУ хранится два типа микрокоманд: операторные микрокоманды (рисунок 6) и микрокоманды перехода (рисунок 7). Обе микрокоманды дополнены до значения 31, как для ближайшей степени числа 2. Микрокоманды перехода предназначены для передачи управления по адресу «Адрес перехода 1», если условие X истинно, или по адресу «Адрес перехода 2» в том случае, если данное условие ложно.

В соответствии с выбранными форматами микрокоманд составляется функциональная схема МПА (схема приложения 19) на основе программируемой логики

9.2 Проектирование управляющего автомата устройства управления АЛУ

Для разработки автомата будем использовать список микрокоманд и логических условий из таблицы приложения 17. Закодируем все логические условия и микрооперации двоичным кодом. Для этого разобьем множество микроопераций на 7 непересекающихся подмножеств. Получим:

Y₁ = {y₇₄, y₈₁, y₈₈, y₉₅, y₁₀₂, y₁₀₉, y₁₁₆}

Y₂ = {y₇₅, y₈₂, y₈₉, y₉₆, y₁₀₃, y₁₁₀, y₁₁₇}

Y₃ = {y₇₆, y₈₃, y₉₀, y₉₇, y₁₀₄, y₁₁₁}

Y₄ = {y₇₇, y₈₄, y₉₁, y₉₈, y₁₀₅, y₁₁₂}

Y₅ = {y₇₈, y₈₅, y₉₂, y₉₉, y₁₀₆, y₁₁₃}

Y₆ = {y₇₉, y₈₆, y₉₃, y₁₀₀, y₁₀₇, y₁₁₄}

Y₇ = {y₈₀, y₈₇, y₉₄, y₁₀₁, y₁₀₈, y₁₁₅}

Множество логических условий

X = {x₃₃, x₃₄, x₃₅, x₃₆, x₃₇, x₃₈, x₃₉, x₄₀, x₄₁, x₄₂, x₄₃, x₄₄, x₄₅}

Для кодирования микроопераций операторных микрокоманд в каждом из подмножеств необходимо использовать по три бита. Соответствующие таблицы кодирования микроопераций и логических условий приведены в таблицах 6 и 7

Таблица 6 - Кодирование микроопераций

Таблица 7 - Кодирование логических условий

На основании кодированного списка условий и микроопераций проектируем форматы микрокоманд (рисунок 8, 9)

Рисунок 8 - Формат операторных микрокоманд

Рисунок 9 - Формат микрокоманд переходов

В соответствии с выбранными форматами микрокоманд составляется функциональная схема МПА (схема приложения 20) на основе программируемой логики

10. Пример кодирования ПЗУ МК МПА АЛУ для реализации микропрограммы операций сложения и вычитания

Приведем пример кодирования ПЗУ МК для реализации микропрограммы операций сложения и вычитания. Естественной адресацией МК будем считать выполнение МП по истинной ветви алгоритма, т.е. там, где значение логического условия равно 1. Ниже приведена блок-схема алгоритма операции сложения / вычитания при естественной адресации микрокоманд с тремя дополнительными операторами безусловного перехода, обозначенными кодом «1» (рисунок приложения 21). В таблице 8 приведен фрагмент кода ПЗУ МК для хранения операции сложения / вычитания

Таблица 8 - Пример программы ПЗУ при естественной адресации микрокоманд.

Примечание. Код безусловного перехода 1111

11. Разработка функциональной схемы процессора

На основе спроектированных операционных автоматов, устройств управления процессора и арифметико-логического устройства разрабатываем функциональную схему процессора (приведена на КП 230101.010.017.081.004 Э2) Функциональная схема процессора является объединением названных операционных автоматов процессора и АЛУ, их устройств управления, схем ОЗУ, блоков согласования разрядности шин, устройств прерывания и портов внешних устройств.

Заключение