Web-сайт "Процессоры Intel и их характеристики. История развития. Выбор логической структуры процессора"

Процессоры основывались на микроархитектуре Nehalem, производились по технологии - 45 нм, и содержали три уровня КЭШ-памяти, (КЭШ-память второго уровня - по 256 Кб для каждого ядра, и КЭШ-память третьего уровня - 4 Мб или 8 Мб). Тактовая частота изменялась от 1,87 до 3,33 ГГц. В качестве системной шины использовалась шина QPI. Рабочее напряжение составляло 0,75-1,35 В. Расчетная потребляемая мощность изменялась от 38 до 130 Вт.

Intel Core 2 Solo, ядро Penryn (май 2009 г)

Процессор производился по технологии - 45 нм, содержал 410 млн. транзисторов в ядре и два уровня КЭШ-памяти (L2 КЭШ - 2 Мб). Работал на тактовой частоте - 1300 МГц, с шиной FSB - 800 МГц. Рабочее напряжение составляло 1,05-1,15 В, а расчетная мощность - 10 Вт.

Intel Celeron dual-core, ядро Penryn (июнь 2009 г)

Процессоры основывались на микроархитектуре Penryn, производились по технологии - 45 нм, и содержали КЭШ-память второго уровня объемом - 1 Мб. Работали на тактовой частоте - 1,2-2,1 ГГц, с частотой шины FSB - 800 МГц. Рабочее напряжение изменялось от 1,05 до 1,25 В, а потребляемая мощность составляла 10-35 Вт.

Intel Celeron, ядро Wolfdale (август 2009 г)

Процессоры основывались на микроархитектуре Penryn, производились по технологии - 45 нм, и содержали КЭШ-память второго уровня объемом - 1 Мб. Работали на частоте - 2.4-2.7 ГГц, с частотой шины FSB - 800 МГц. Рабочее напряжение изменялось от 0,85 до 1,3625 В, а потребляемая мощность составляла 65 Вт.

Intel Core i5, ядро Lynnfield (сентябрь 2009 г)

Процессоры базировались на микроархитектуре Nehalem, производились по технологии - 45 нм, содержали 774 млн. транзисторов, три уровня КЭШ-памяти (L3 КЭШ - 8 Мб, с технологией Smart Cache), встроенный контроллер памяти, поддерживающий память DDR3-1066/1333 до 16 Гб. Работали на тактовой частоте - 2,4-2,8 ГГц, с шиной DMI. Рабочее напряжение составляло 0,65-1,4 В, а расчетная потребляемая мощность - 82-95 Вт.

Intel Xeon, ядро Lynnfield (сентябрь 2009 г)

Процессоры основывались на микроархитектуре Nehalem, производились по технологии - 45 нм, и содержали три уровня КЭШ-памяти (КЭШ-память второго уровня - по 256 Кб для каждого ядра, и КЭШ-память третьего уровня - 8 Мб). Тактовая частота изменялась от 1,87 до 3,07 ГГц. В качестве системной шины использовалась шина DMI. Рабочее напряжение составляло 0,65-1,40 В. Расчетная потребляемая мощность - 45 Вт, для процессора Xeon L3426, и 95 Вт, для остальных модификаций процессоров.

Intel Core i7, ядро Lynnfield (сентябрь 2009 г)

Процессоры основывались на микроархитектуре Nehalem, производились по технологии - 45 нм, содержали 774 млн. транзисторов в ядре, три уровня КЭШ-памяти (L3 КЭШ - 8 Мб, с технологией Smart Cache), встроенный контроллер памяти, поддерживающий память DDR3-1066/1333 до 16 Гб. Работали процессоры на тактовой частоте - 2,53-3,07 ГГц (с технологией Turbo Boost - 3,46-3,73 ГГц), с шиной DMI.

Intel Atom, ядро Sodaville (сентябрь 2009 г)

Процессоры производились по технологии - 45 нм, содержали два уровня КЭШ-памяти (L2 КЭШ - 512 Мб), встроенный контроллер памяти, графический контроллер и контроллеры: SATA и USB 2.0. Работали на тактовой частоте - 1200 МГц.

Intel Core i7 Mobile, ядро Clarksfield (сентябрь 2009 г)/a>

Процессоры основывались на микроархитектуре Nehalem, выпускались по технологии - 45 нм, содержали 774 млн. транзисторов в ядре. В процессорах было три уровня КЭШ-памяти (L3 КЭШ - 6 Мб, с технологией Smart Cache) и встроенный контроллер памяти, поддерживающий память DDD3-1066/1333 объемом до 8 Гб. Работали на тактовой частоте - 1,6-2,13 ГГц (с технологией Turbo Boost - 2,8-3,33 ГГц), с шиной DMI. Рабочее напряжение составляло 0,65-1,4 В, а расчетная потребляемая мощность - 45-55 Вт.

Intel Atom, ядро Pineview (декабрь 2009 г)

Производились процессоры по технологии - 45 нм, содержали КЭШ-память второго уровня - 512 Кб. Работали на тактовой частоте - 1,5-1,83, с шиной DMI. Процессоры содержали встроенный графический контроллер, работающий на частоте - 200-400 МГц, и контроллер памяти, поддерживающий, в зависимости от модификации процессоров, память DDR2-667/800, DDR3-800. Рабочее напряжение составляло 0,8-1,175 В, а расчетная потребляемая мощность - 5,5-13 Вт.

2010 год

Intel Celeron, ядро Clarkdale (январь 2010 год)

Базировался на микроархитектуре Westmere, производился по технологии - 32 нм, и содержал два ядра. Процессор имел встроенный графический процессор с тактовой частотой - 533 МГц, с поддержкой двух дисплеев, и контроллер памяти (2 канала DDR3-1066 объемом - до 16 Гб). Процессор содержал КЭШ-память второго уровня объемом - 512 Кб, и КЭШ-память третьего уровня объемом - 2 Мб, с технологией Intel Smart Cache. Процессоры работали на тактовой частоте - 2,26 ГГц, для связи с чипсетом использовалась шина DMI с пропускной способностью - 2,5 GT/s (транзакций в секунду).

Intel Core i3, ядро Clarkdale (январь 2010 год)

Технические характеристики, в зависимости от модификаций процессоров, изменялись в диапазоне: тактовая частота - 2,5-3,33 ГГц, тактовая частота графического процессора -733 МГц, потребляемая мощность - 35-73 Вт, КЭШ-память второго уровня - 256 Кб, КЭШ-память третьего уровня (Smart Cache) - 3-4 Мб, технология производства - 32 нм.

Intel Core i3 Mobile, ядро Arrandale (январь 2010 г)

Процессоры базировались на микроархитектуре Westmere. Технология производства процессора - 32 нм, а встроенных контроллеров видео и памяти - 45 нм.

Технические характеристики, в зависимости от модификаций, изменялись в диапазоне:тактовая частота - 1,2-2,53 ГГц, потребляемая мощность - 18-35 Вт, КЭШ-память (Smart Cache) - 3 Мб.

Intel Core i5 Mobile, ядро Arrandale (январь 2010 г)

Технические характеристики, в зависимости от модификаций процессоров, изменялись в диапазоне: тактовая частота - 1,07-2,67 ГГц, тактовая частота графического процессора - 166-766 МГц, потребляемая мощность - 18-35 Вт, КЭШ-память второго уровня - 2,256 Kб,КЭШ-память третьего уровня (Smart Cache) - 3 Мб.

Intel Core i5, ядро Clarkdale (январь 2010 г)

Процессоры производились по технологии - 32 нм, ядро содержало 177 млн.транзисторов и три уровня КЭШ-памяти (L3 КЭШ - 4 Мб, с технологией Smart Cache). Процессоры работали на тактовой частоте - 3,2-3,6 ГГц, с шиной DMI c пропускной способностью - 2,5 млрд. транзакций в секунду. тактовая частота с технологией Turbo Boost составляла - 3,1-3,86 ГГц.

Intel Core i7 Mobile, ядро Arrandale (январь 2010 г)

Все процессоры основывались на микроархитектуре Westmere, производились по технологии - 32 нм, содержали 177 млн.транзисторов в ядре, имели три уровня КЭШ-памяти (L3 КЭШ - 4 Мб, с технологией Smart Cache), оснащались встроенным графическим контроллером, работающим на частоте - 166-766 МГц, и встроенным контроллером памяти, поддерживающим память DDR3-800/1066 до 8 Гб. Для обмена использовалась шина DMI.

Intel Pentium, ядро Clarkdale (январь 2010 г)

Процессоры выпускались по технологии - 32 нм, основываясь на микроархитектуре Westmere. Содержали три уровня КЭШ-памяти: КЭШ-памятьвторого уровня - по 256 Кб для каждого ядра, КЭШ память третьего уровня - 3 Мб, с технологией Smart Cache, позволяющей распределять КЭШ-память третьего уровня между ядрами, в зависимости от нагрузки. Процессоры имели встроенную графическую систему, работающую на тактовой частоте - 533 МГц, и встроенный контроллер памяти, поддерживающий память DDR3-1066. Процессоры работали на тактовой частоте - 2,8-2,93 ГГц, с системной шиной DMI. Рабочее напряжение составляло 0,65-1,4 В, а потребляемая мощность - 73 Вт.

Intel Celeron, ядро Jasper Forest (февраль 2010 год)

Процессор работал на тактовой частоте - 1,33 ГГц, а для связи с чипсетом использовалась шина DMI. В процессор был встроен контроллер памяти (2 канала DDR3-800). Также он содержал КЭШ-память второго уровня объемом - 256 Кб, и КЭШ-памятьтретьего уровня объемом - 2 Мб.

Intel Itanium, ядро Tukwila (февраль 2010 г)

Работали на тактовой частоте - 1,33-1,73 ГГЦ (с технологией Turbo-boost - 1,46-1,86 ГГц), с системной шиной Intel QuickPath с пропускной способностью - 4,8 млн. передач в секунду. Рабочее напряжение составляло 0,8-1,35 В, а максимальная потребляемая мощность - 130-185 Вт.

Intel Xeon, ядро Jasper Forest (февраль 2010 г)

Процессоры основывались на микроархитектуре Nehalem, производились по технологии - 45 нм, и содержали три уровня КЭШ-памяти: объем КЭШ-памяти второго уровня - по 256 Кб для каждого ядра, объем КЭШ-памяти третьего уровня изменялся, в зависимости от количества ядер. Для одноядерных процессоров объем КЭШ-памяти третьего уровня составлял 2 Мб, для двухядерных - 4 Мб, а для четырехядерных - 8 Мб. Тактовая частота изменялась от 1,73 до 2,53 ГГц. Расчетная потребляемая мощность изменялась от 23 до 85 Вт.

Intel Celeron Mobile, ядро Arrandale (март 2010 год)

Процессоры основывались на микроархитектуры Westmere, производились по технологии - 32 нм, и содержали КЭШ-память второго уровня объемом - 512 Кб, и КЭШ-память третьего уровня - 2 Мб, с технологией Intel Smart Cache, имели встроенный графический контроллер и контроллер памяти. Работали на тактовой частоте - 1,07-2 ГГц, для связи с чипсетом использовалась шина DMI с пропускной способностью - 2,5 GT/s (транзакций в секунду).

Intel Xeon, ядро Clarkdale (март 2010 год)

Процессоры основывались на микроархитектуре Westmere, производились по технологии - 32 нм, и содержали три уровня КЭШ-памяти: КЭШ-память второго уровня - по 256 Кб для каждого ядра, и КЭШ-память третьего уровня - 4 Мб. Тактовая частота изменялась от 2267 до 2533 МГц. В качестве системной шины использовалась шина DMI. Рабочее напряжение составляло 0,65-1,40 В. Расчетная потребляемая мощность - 30 Вт.

Intel Xeon, ядро Gulftown (март 2010 г)

Процессоры основывались на микроархитектуре Westmere, производились по технологии - 32 нм, и содержали три уровня КЭШ-памяти. Объем КЭШ-памяти второго уровня составлял по 256 Кб для каждого ядра. Объем КЭШ-памяти третьего уровня изменялся, в зависимости от количества ядер. Для четырехядерных процессоров объем КЭШ-памяти третьего уровня составлял 8 Мб, а для шестиядерных процессоров - 12 Мб. Тактовая частота изменялась от 1,6 до 3,6 ГГц. В качестве системной шины использовалась шина QPI. Рабочее напряжение составляло 0,75-1,35 В. Расчетная потребляемая мощность изменялась от 40 до 130 Вт.

Intel Xeon MP, ядро Beckton (март 2010 г)

Процессоры основывались на микроархитектуре Nehalem, производились по технологии -45 нм, и содержали три уровня КЭШ-памяти: объем КЭШ-памяти второго уровня составлял по 256 Кб для каждого ядра, объем КЭШ-памяти третьего уровня изменялся, в зависимости от модификации процессоров, от 12 до 24 Мб. Тактовая частота изменялась от 1,73 до 2,67 ГГц. В качестве системной шины использовалась шина QPI. Рабочее напряжение составляло 0,675-1,35 В. Расчетная потребляемая мощность изменялась от 95 до 130 Вт.

Intel Atom, ядро Lincroft (май 2010 г)

Производились процессоры по технологии - 45 нм, содержали: 140 млн. транзисторов в ядре, встроенный графический контроллер и контроллер памяти, КЭШ-память второго уровня - 512 Кб. Работали на тактовой частоте - от 800 МГц до 1,5 ГГц, с шиной DMI. Расчетная потребляемая мощность составляла 1,3-2,2 Вт.

Intel Pentium Mobile, ядро Arrandale (май 2010 г)

Процессоры выпускались по технологии - 32 нм, основываясь на микроархитектуре Westmere. Cодержали три уровня КЭШ-памяти: КЭШ-память второго уровня - по 256 Кб для каждого ядра, КЭШ-память третьего уровня - 3 Мб, с технологией Smart Cache, позволяющей распределять КЭШ-память третьего уровня между ядрами, в зависимости от нагрузки. Рабочее напряжение составляло - 0,725-1,4 В, а потребляемая мощность - 18-35 Вт.

Intel Core i7, ядро Gulftown (июль 2010 г)

Процессоры основывались на микроархитектуре Westmere, производились по технологии - 32 нм, содержали 1170 млн. транзисторов в ядре и три уровня КЭШ-памяти (КЭШ-память третьего уровня - 12 Мб, с технологией Smart Cache). Содержали интегрированный контроллер памяти, поддерживающий память DDR3-800/1066 до 24 Гб. Работали на тактовой частоте - 3,2-3,47 ГГц (с технологией Turbo Boost - 3,46-3,6 ГГц), с шиной QPI.

Intel Atom, ядро Tunnel Creek (сентябрь 2010 г)

Процессоры производились по технологии - 45 нм, и содержали встроенный графический контроллер, контроллер памяти и аудио-контроллер. Оснащались двухуровневой КЭШ-памятью (КЭШ-память первого уровня: 32 Кб - для инструкций, и 24 Кб - для данных, КЭШ-память второго уровня - 512 Кб). Работали они на тактовой частоте - от 600 МГц до 1,6 ГГц, с шиной PCI-E. Рабочее напряжение составляло 0,8-1,175 В, а расчетная потребляемая мощность - 2,7-3,9 Вт.

2011 год

Intel Core i5 Quad-Core, ядро Sandy Bridge (январь 2011 г)

Процессоры выпускались по технологии - 32 нм, содержали 995 млн.транзисторов в ядре и три уровня КЭШ-памяти (КЭШ-память третьего уровня - 6 Мб, с технологией Smart Cache). тактовая частота процессоров составляла 2,3-3,3 ГГц (с технологией Turbo Boost - 3,1-3,7 ГГц), в качестве системной шины использовалась шина DMI 2.0.

Intel Core i7, ядро Sandy Bridge (январь 2011 г)

Процессоры основывались на микроархитектуре Sandy Bridge, производились по технологии - 32 нм, содержали 995 млн. транзисторов в ядре и три уровня КЭШ-памяти (КЭШ-память третьего уровня - 8 Мб, с технологией Smart Cache). Работали процессоры на тактовой частоте - 2,8-3,4 ГГц (с технологией Turbo Boost - 3,8 ГГц), с шиной DMI 2.0.

Intel Core i7 Mobile, ядро Sandy Bridge (январь 2011 г)

Процессоры основывались на микроархитектуре Sandy Bridge, производились по технологии - 32 нм, содержали 995 млн.транзисторов в ядре и три уровня КЭШ-памяти (КЭШ-память третьего уровня - 6 Мб, с технологией Smart Cache). Работали процессоры на тактовой частоте - 2-2,5 ГГц (с технологией Turbo Boost 2.0 - 2,9-3,5 ГГц), с шиной DMI 2.0.

Intel Core i3, ядро Sandy Bridge (февраль 2011 г)

Два процессора со стандартным энергопотреблением (65 Вт) - Core i3-2100, Core i3-2120, работающих на тактовой частоте, равной 3,1-3,3 ГГц, и один процессор с пониженным энергопотреблением (35 Вт) - Core i3-2100T, работающий на тактовой частоте, равной 2,5 ГГц. Производились процессоры по технологии - 32 нм, содержали 624 млн. транзисторов в ядре размером - 149 мм2, и устанавливались в разъем LGA 1155. Они содержали три уровня КЭШ-памяти (КЭШ-память третьего уровня - 3 Мб, с технологией Smart Cache).

Intel Core i5 Mobile, ядро Sandy Bridge (февраль 2011 г)

Процессоры производились по технологии - 32 нм, и содержали 624 миллиона транзисторов в ядре, размером - 149 мм2. Имели три уровня КЭШ-памяти (третий уровень КЭШ-памяти, размером - 3 Мб, построен по технологии Smart Cache).

Intel Core i5 Dual-Core, ядро Sandy Bridge (февраль 2011 г)

Процессор содержал 624 миллиона транзисторов, размещенных в ядре, размером - 149 мм2. Обладал тремя уровнями КЭШ-памяти (КЭШ-память третьего уровня - 3 Мб, с технологией Smart Cache, позволяющей распределять КЭШ-память между ядрами, в зависимости от нагрузки), имел встроенную графическую систему HD Graphics 2000, работающую на частоте - 650-1100 МГц, и встроенный контроллер памяти. Работал процессор на тактовой частоте - 2,7 ГГц, с системной шиной DMI 2.0.

Intel Core i7 Mobile Dual-Core, ядро Sandy Bridge (февраль 2011 г)

На 1 мая 2011 года линейка содержала семь модификаций процессоров, производимых по технологии - 32 нм, и содержащих 624 млн. транзисторов в ядре, размером - 149 мм2. Процессоры содержали три уровня КЭШ-памяти (КЭШ-память третьего уровня - 4 Мб, с технологией Smart Cache), встроенную графическую систему HD Graphics 3000, встроенный контроллер памяти и системную шину DMI 2.0. Работали процессоры на тактовой частоте - 1,5-2,7 ГГц, с технологией Turbo Boost.

Intel Core i3 Mobile, ядро Sandy Bridge (февраль 2011 г)

Процессоры производились по технологии - 32 нм, содержали 624 млн. транзисторов в ядре, размером - 149 мм2. Они содержали три уровня КЭШ-памяти (КЭШ-память третьего уровня - 3 Мб, с технологией Smart Cache), встроенную графическую систему HD Graphics 3000, встроенный контроллер памяти. Работали на тактовой частоте - 2,1 ГГц, с системной шиной DMI 2.0.

Intel Celeron, ядро Sandy Bridge (март 2011 г)

Процессор основывался на микроархитектуре Nehalem и производился по технологии - 32 нм, содержал три уровня КЭШ-памяти (КЭШ-памятьтретьего уровня - 2 Мб, с технологией Intel Smart Cache). Работал на тактовой частоте - 1,6 ГГц, с системной шиной DMI 2.0.

Intel Xeon MP, ядро Westmere-EX (апрель 2011 г)

Процессоры основывались на микроархитектуре Westmere, производились по технологии - 32 нм, и содержали три уровня КЭШ-памяти. Объем КЭШ-памяти второго уровня - по 256 Кб для каждого ядра. Объем КЭШ-памяти третьего уровня изменялся, в зависимости от модификации, от 18 до 30 Мб. Тактовая частота процессоров изменялась от 1,73 до 2,67 ГГц. В качестве системной шины использовалась шина QPI. Рабочее напряжение составляло 0,6-1,35 В. Расчетная потребляемая мощность изменялась от 95 до 130 Вт.

Intel Xeon MP, ядро Sandy Bridge (апрель 2011 г)

Процессоры основывались на микроархитектуре Sandy Bridge, производились по технологии - 32 нм, и содержали три уровня КЭШ-памяти. Объем КЭШ-памяти третьего уровня изменялся, в зависимости от модификации процессоров, от 3 до 8 Мб. Тактовая частотаизменялась от 2,2 до 3,5 ГГц. В качестве системной шины использовалась шина DMI 2.0.

Выбор логической структуры процессора

Выбор структуры процессора определяется двумя факторами: достижение заданной производительности при минимальных затратах оборудования.

Известны следующие способы повышения производительности процессра:

1) совмешение отдельных этапов выполнения последовательно выбираемых команд и этапов выполнения операций;

2) предвыборка и буферизация команд и операндов;

3) введение нескольких операционных устройств;

4) выбор алгоритмов ускоренного выполнения операций;

5) специализация операционных устройств;

6) введение в структуру буферной памяти (кэш-память);

7) повышение уровня системы команд (спецоперации).

Каждый способ влечет за собой увеличение обьема оборудования, а значит и увеличение стоимости процессора и, следовательно, снижение его эффективности, поэтому необходимо оценивать целесообразность использования каждого способа с учетом затрат оборудования.

На рис.2 показаны временные диаграммы выполнения команды с разбиением на этапы выполнения: ВК - выборка команды; РК - распаковка команды; АО - вычисление адреса операнда; ВО - выборка операнда;

ОП - выполнение операции; ЗР - запись результата. При этом отдельные этапы (РК, АО) могут быть выполнены за один такт, все другие этапы могут потребовать для своего выполнения нескольких тактов. Совмещение может выполняться только для этапов одинаковой длины; для случая, когда длительность совмещаемых этапов различна, длительность выполнения этапа выбирается по самому большому времени выполнения. Совмещение не может быть выполнено для взаимозависимых команд, так как выполнение следующей команды зависит от результата предыдущей операции: операция перехода или использование результата как операнда следующей операции.

Время выполнения выполнения команды процессором, при наличии совмещения, определяется выражением:

Ткт = (N-Nc+1),

где Ткт - время выполнения команды (тактов);

N - количество тактов выполнения команды;

Nc - количество совмещенных тактов.

Таким образом производительность процессора определяется как количеством тактов выполнения каждой команды и временем перехода команд, так и количеством уровней совмещения обработки команд.

Метод совмещения выполнения команд обеспечивает увеличение пропускной способности устройств и при этом не изменяет время обработки отдельной команды. Поэтому, если среди команд встречаются зависимые, то пропускная способность процессора снижается на величину определенную характером зависимости совмещаемых команд. Зависимость команд как бы уменьшает число уровней совмещения, а следовательно, и пропускную способность процессора.

Следует учитывать, что совмещение выполнения команд увеличивает объем оборудования и усложняет схемы управления тем сильнее, чем больше число уровней совмещения.

При выборе структуры процессора с совмещением выполнения команд должно быть определено:

- количество независимых исполнительных блоков;

- структура и алгоритмы работы исполнительных блоков;

- организация выполнения команд передачи управления;

- организация внутренней памяти процессора;

- степень совместного использования оборудования процессора в разных режимах обработки и управления.

На рис.3 представлена структурная схема процессора с полным совмещением выполнения команд. Блок выборки команд (БВК) содержит собственный сумматор для вычисления адреса операнда. Буферы команд предназначены для хранения последовательности исполняемых команд, в том числе по двум альтернативным направлениям для быстрого перехода.

Блок выборки операндов имеет раздельные регистры адреса и опреранда, что позволяет совмещать запрос на выборку и прием предыдущего операнда. Буферная память операндов хранит последовательность операндов и коды операций последовательно исполняемых команд.

Арифметико-логическое устройство (АЛУ) имеет регистры на входе и выходе основного сумматора, что позволяет подавать новые операнды одновременно с записью результата предыдущей операции.

Сверхоперативная буферная память позволяет сократить время обращения к основной памяти до 2-х машинных тактов.

Критерием эффективности структурного построения процессора для всех моделей ЕС ЭВМ является отношение производительности стоимости, т.е. достижение заданной производительности при наименьших затратах оборудования. Технико-экономическая эффективность может быть определена следующим образом:

Р = Пр/Ср (ком/с*руб),

где Пр - реальная производительность пароцессора (млн.ком/с);

Ср - стоимость процессора (млн.руб).

В расчетах Ср учитываются только основные устройства, указанные в структуре. Проработка устройства управления не производилась.

а) выполнение одиночной команды: Тк = Твк+Тво+Топ+Тзр+2*Тм

а) выполнение одиночной команды: Тк = Твк+Тво+Топ+Тзр+2*Тм

ВК РК АО ВО ОП ЗР

¦----+----+----+----¦====¦----¦

N такта: 1 2 3 4 5 6

б) выполнения команд с частичным совмещением:

Команды: Тк = Твк+Тво+Топ+Тзр

ВК РК АО ВО ОП ЗР

N ¦----+----+----+----¦====¦----¦

¦ ¦ ¦ ¦ ¦ ВК РК АО ВО ОП ЗР

N+1 ¦ ¦ ¦ ¦ ¦----+----+----+----¦====¦----¦

¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ВК РК АО ВО

N+2 ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦----+----+----+----¦

¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦

N такта: 1 2 3 4 5 6 7 8 9 10 11 12

в) выполнение команд в режиме полного совмещения:

Команды: Тк = Топ

ВК РК АО ВО ОП ЗР

N ¦----+----+----+----¦====¦----¦

¦ ¦ ВК ¦ РК ¦ АО ¦ ВО ¦ ОП ¦ ЗР

N+1 ¦ ¦----+----+----+----¦====¦----¦

¦ ¦ ¦ ВК ¦ РК ¦ АО ¦ ВО ¦ ОП ¦ ЗР

N+2 ¦ ¦ ¦----+----+----+----¦====¦----¦

¦ ¦ ¦ ¦ ВК ¦ РК ¦ АО ¦ ВО ¦ ОП ¦ ЗР

N+3 ¦ ¦ ¦ ¦----+----+----+----¦====¦----¦

¦ ¦ ¦ ¦ ¦ ВК ¦ РК ¦ АО ¦ ВО ¦ ОП ¦ ЗР

N+4 ¦ ¦ ¦ ¦ ¦----+----+----+----¦====¦----¦

¦ ¦ ¦ ¦ ¦ ¦ ВК ¦ РК ¦ АО ¦ ВО ¦ ОП ¦ ЗР

N+5 ¦ ¦ ¦ ¦ ¦ ¦----+----+----+----¦====¦----¦

¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦

N такта: 1 2 3 4 5 6 7 8 9 10 11

Рисунок А.1 - Принципы совмещения выполнения команд.



Команды от ОП

Буферы ------------T--------------¬ -------------

команд ---+--¬ ---+--¬ ----+-------+----¬

+-----+ +-----+ ¦Сверхоперативная+-------

+-----+ +-----+ ¦буферная память ¦ к ОП

+-----+ +-----+ ¦ (кэш-память) +--T----

L--T--- L--T--- L---T------------- ¦

- - - - - -¦- - - - - -¦- - - - - ¬ ¦ Операнды ¦

--------+-----------+-------¬ ¦ ----------¬ ¦

---+--+ Регистр команд +--+---+--+Локальная¦ ¦

¦ L-------T-------------------- ¦ ¦ память ¦ ¦

¦ ¦ ¦ ¦ ¦ L--T----T-- ¦

¦ БВК ¦ ---------------+-----+ ¦ ¦

¦ ¦ ------+---- ----+------ ¦ ¦ ¦ ¦ ¦

¦ Адресный сумматор ¦ ¦ ¦ ¦

¦ ¦ ----------T---------- ¦ ¦ ¦ ¦ ¦

¦ L - - - - - - - -¦- - - - - - - - - ¦ ¦ ¦ ¦

¦ +--------------------+------ ¦ ¦

¦ - - - - - - - - -¦- - - - - - - - ¬ ¦ ¦ ¦

¦ --------------+-------------¬ ¦ ¦ ¦

¦ ¦ ¦ Регистр адреса ¦ ¦ ¦ ¦ ¦

¦ L-------------T-------------- ¦ ¦ ¦

¦ ¦ L----------------+---+----------+-----

¦ БВО ---------------------+ -----+

¦ ¦ ¦ ¦ --+-----+-¬ ¦

¦ --------------+-------------¬ ¦Буферная ¦ ¦

¦ ¦ ¦ Регистр операнда ¦ ¦ ¦ память ¦ ¦

¦ L-------------T-------------- ¦операндов¦ ¦

¦ L - - - - - - - -¦- - - - - - - - - L-T-------- ¦

¦ +--------------------- ¦

¦ - - - - - - - - -¦- - - - - - - - ¬ ¦

¦ ------+-----¬ ----------------------+

¦ ¦ --------+---¬ -----+---+--¬ ¦ ¦

¦ ¦ Регистр 1 ¦ ¦ Регистр 2 ¦ ¦

¦ ¦ L-------T---- L----T------- ¦ ¦

¦ ¦ ¦ ¦

¦ ¦ -------+---- ----+------- ¦ ¦

L-------- Сумматор ¦

¦ ----------T----------- ¦ ¦

----------+----------¬ ¦

¦ АЛУ ¦ Регистр результата +-----+---------------

L---------------------

L - - - - - - - - - - - - - - - - -

Рисунок А.3 - Структурная схема процессора с совмещением выполнения команд.

Размещено на Allbest.ru