Операция заключается в передаче отмеченных строк Tab1 в Tab2.

Общий алгоритм операции:

LAddr1 := 0;

LAddr2 := 0; /*начальные адреса строк Tab1,Tab2*/

For j:=0 to 63 do

{ If MRK[j]=1 then do

{

Line MOV; /*передача строки*/

LAddr2 := LAddr2+1; /*инкремент адреса строки Tab2*/

};

LAddr1:=LAddr1+1; /*инкремент адреса строки Tab1*/

}.

Здесь LAddr- 6-битный адрес строки. Полный адрес содержит 9 бит и состоит из адреса строки LAddr и счетчика 4-байтовых слов WC. Разрядность счетчика слов - 3 бита. Инкремент LAddr1 происходит в каждом такте, а инкремент LAddr2 - только в случае отмеченных строк.

Поиск отмеченных строк может быть выполнен путем сдвига MRK. Признаком отметки является бит MRK[j]=1. При переходе к следующей строке MRK сдвигается на 1 бит влево. При сдвиге стираются ставшие ненужными метки.

Поиск выполняется за 64 такта независимо от числа отмеченных строк. Его можно ускорить с помощью схемы, называемой “искатель самой левой единицы”, которая находит самую левую единицу в двоичной слове и возвращает двоичной код ее порядкового номера n. При большой длине слова искатель может быть введен для k его старших битов. При отсутствии единиц в группе вырабатывается сигнал NO_1.

Алгоритм операции SEL меняется следующим образом:

LAddr1 := 0;

LAddr2 := 0;

While (MRK ? 0) do

{

if NO_1 = 1 then do

{

MRK := MRK shl k;

LAddr1 := LAddr1 + k;

}

Else do

{

MRK := MRK shl k;

LAddr1 := LAddr1 + n;

Line MOV;

LAddr1 := Laddr + 1;

LAddr2 := LAddr2 + 1

};

}.

Размещено на http://www.allbest.ru/

10

Рис. 5. Схема поиска отмеченных строк

Таблица 3: Описание схемы искателя

Схема поиска отмеченных строк СПОС приведены на рис.5. Выходы битов 0-7 MRK поступают на вход искателя ИСК. Код номера левой единицы n и сигнал NO_1 поступают на схему адресации и на управляющий вход с двигателя СДВ.

Искатель ИСК представляет собой логическую схему, описываемую таблицей 3 и логическими выражениями 1 и 2, где m0, m1, … , m7 - выходы старших битов MRK, а n1, n2, n3, NO_1 - выходы искателя.

M1 = m0 m1

M2 = m0 m1 m2

M3 = m0 m1 m2 m3

M4 = m0 m1 m2 m3 m4

M5 = m0 m1 m2 m3 m4 m5 (1)

M6 = m0 m1 m2 m3 m4 m5 m6

M7 = m0 m1 m2 m3 m4 m5 m6 m7

M8 = m0 m1 m2 m3 m4 m5 m6 m7

n1 = M4 M5 M6 M7

n2 = M2 M3 M6 M7 (2)

n3 = M1 M3 M5 M7

NO_1 = M8

Передача отмеченной строки происходит при NO_1 = 0, после чего находится следующая метка. При NO_1=1 MRK сдвигается на 8 бит влево, а передача строки не выполняется. Для получения адреса отмеченной строки к текущему адресу LAddr1 прибавляется значение n (n=0, 1, … , 7). При отсутствии отметок в старшем байте (NO_1=1) LAddr1 увеличивается на 8. Инкремент LAddr2 при этом не производится. При NO_1=0 после передачи строки LAddr1 и LAddr2 одновременно увеличиваются на 1.

Передача одного слова из Tab1 в Tab2 выполняется в 3 такта:

чтение слова W из Tab1;

запись W в Tab2;

инкремент счетчика слов WK.

Передача строки из 7-и слов занимает 21 такт. Ускорение передачи возможно при совмещении микроопераций чтения, записи и инкремента.

Для этого используются 4 счетчика слов WC1, WC2, WC3, WC4; 2 регистра слова РгW1, РгW2, а также средства для коммутации и модификации адресов и данных. Упрощенная схема ускоренной передачи строк приведена на рис. 6. На схеме показаны блоки памяти АЗУ1 и АЗУ2 с регистрами РгW1 и РгW2 и схемой адресации слов.

Выбор регистров слов для чтения или записи производится с помощью демультиплексора DMX и мультиплексора MX3. Схема адресации осуществляет выбор и модификацию адресов строк LAddr1 и LAddr2 и счетчиков слов WC1, WC2, WC3, WC4. Для формирования адреса очередной строки используется сумматор СМ, на один из входов СМ поступает сигнал NO_1 и код позиции отмеченной строки, формируемый схемой поиска отмеченной строки. Формирование и модификация адресов происходит по сигналам управляющего процессора (на схеме не показаны).

Схема работает в следующем порядке. После формирования адреса отмеченной строки и предварительной установки счетчиков

WC1:=0; WC2:=1; WC3:=0; WC4:=1;

Строка передается за 8 тактов:

Такт 1: РгW1 := АЗУ1[WC1]; /*чтение слова W0*/

Такт 2: РгW2 := АЗУ1[WC2]; /*чтение W1*/

АЗУ1[WC3] := РгW1; /*запись W0*/

WC1:= WC1+2; /*инкремент адреса чтения*/

Такт 3: РгW1 := АЗУ1[WC1]; /*чтение W2*/

АЗУ[WC4] := РгW2; /*запись W1*/

WC2 := WC2+2; /*инкремент адреса чтения*/

WC3 := WC3+2; /*инкремент адреса записи*/

Такт 4: РгW2 := АЗУ1[WC2]; /*чтение W3*/

АЗУ2[WC3] := РгW1; /*запись W2*/

WC1 := WC1+2; /*инкремент адреса чтения*/

WC4 := WC4+2; /*инкремент адреса записи*/

Такт 5: совпадает с тактом 3; /*чтениеW4, записьW3*/

Такт 6: совпадает с тактом 4; /*чтениеW5, записьW4*/

Такт 7: совпадает с тактом 3; /*чтениеW6, записьW5*/

Такт 8: АЗУ2[WC3] := РгW1; /*запись W6*/