Размещено на http://www.allbest.ru

3

Размещено на http://www.allbest.ru

проектирование элементарной вычислительной системы

Содержание

Введение

Задание на проектирование

1. Микропроцессорный комплект серии К1810

2. Структурная схема

3. Программируемый последовательный интерфейс

4. Структура разрабатываемой вычислительной системы

5. Структура работы алгоритма схемы УВ

6. Расчет времени выполнения программы

7. Определение параметров подсистемы памяти

Заключение

Список литературы

Введение

вычислительная система алгоритм

Данная контрольно-курсовая работа выполняется с целью закрепления знаний по курсу «Организация ЭВМ и систем» и получения практических навыков самостоятельного проектирования элементарных вычислительных систем.

Задачами курсовой работы являются:

- Получения практических навыков самостоятельного проектирования элементарных вычислительных систем;

- Практическое овладение методикой проектирования вычислительной системы на основе современной элементной базы, технических средств вычислительной техники, на основе теории организации ЭВМ и систем;

- Оценка параметров разрабатываемой системы и применения мер по повышению ее качества.

Задание на проектирование

В данной контрольно-курсовой работе разрабатывается вычислительная система, предназначенная для реализации заданного алгоритма обработки входных цифровых данных построенная на базе процессора x86 (К1810) в минимальном режиме. Исходными данными данной работы являются следующие выражения:

Элементная база блока цифровой обработки:

· Система на базе процессора x86 (К1810) в минимальном режиме;

Вид функции, выполняемой блоком цифровой обработки:

· Остаток от деления двух последовательно принятых входных значений на предыдущее:

Тип синхронизации при обмене данными:

· С синхронизацией по готовности данных (программное считывание регистра состояния)

Тип стандартного интерфейса для связи УВ и ПЭВМ:

· Последовательный порт (по протоколу RS - 232C).

1. Микропроцессорный комплект серии К1810

вычислительная система алгоритм

Микросхема К1810ВМ86 (Intel 8086)

Шестнадцатиразрядный однокристальный МП выполняющий около 2 млн. операций в секунду. Синхронизируется тактовой частотой 5 МГц.

Имеет 20-ти разрядную шину адреса, что позволяет обеспечить прямую адресацию 1 Мбайт внешней памяти. Область адресного пространства памяти разбита на сегменты по 64 Кб. Такая организация памяти обеспечивает удобный механизм вычисления физических адресов . ША и ШД мультиплексированы. При организации вычислительных систем их нужно разделить (регистры-защелки). МП может обращаться как к памяти, так и к внешним устройствам.

При обращении к внешним устройствам используются 16 младших линий ША. Следовательно, можно подключить 64К 8-битных внешних устройств, либо 32К 16-ти разрядных. МП имеет многоуровневую систему прерываний: 256 векторов прерываний. Данный МП является дальнейшим совершенствованием К580ВМ80. Система команд сходна, но более расширена. Программное обеспечение легко переводится с одного МП на другой.

Рисунок 1 - Функциональная схема

Состав МПК К1810 приведен в таблице:

Тип БИС	Группа	Назначение
К1810 ВМ86 К1810 ВМ88 К1810 ВМ89 К1810 ВК56	Процессорные БИС	Центральный процессор Арифметический сопроцессор Процессор ввода-вывода Многофункциональный контроллер МП
К1810 ГФ84 К1810 ВТ03	Непрограммируемые	Генератор тактовых сигналов Контроллер динамического ОЗУ
К1810 ВГ88 К1810 ВБ89 К1810 ВИ54 К1810 ВТ37 К1810 ВН89	Интерфейсные ИС	Контроллер магистрали Арбитр магистрали Интервальный таймер Контроллер ПДП Программируемый контроллер прерываний
КР580ВВ55А		Пограммируемое устройство ввода/вывода параллельной информации

Микросхема К1810ВБ88 представляет собой однокристальный 80-битовый арифметический сопроцессор (АСП). АСП повышает быстродействие в среднем в 100 раз при выполнении операций с многоразрядными целыми и вещественными числами. Может быть использован только с ЦП, так как в нем отсутствует механизм выборки команд.

Микросхема К1810ВМ89 представляет собой 20 битовый процессор ввода-вывода (ПВВ). ПВВ повышает производительность МПС за счет освобождения ЦП от управления вводом-выводом массивов данных и осуществления высокоскоростных пересылок с прямым доступом к памяти.

КР1810ГФ24 представляет собой генератор тактовых импульсов, который предназначен для управления ЦП и периферийными устройствами.

Контроллер динамической памяти К1810ВТ02 (К18108Т03) используется в качестве устройств управления ОЗУ МПС на базе МПК К580, К1810, К1821. Формирует все необходимые сигналы управления записью, чтением и регенерацией ОЗУ, выполненного на элементах памяти серии К565.

Контроллер магистрали (КМ) К1810ВГ89 используется для формирования управляющих сигналов магистрали. КМ управляет обменом данных между локальной магистралью процессора и системной шиной, а также между локальной и резидентной магистралью или магистралью ввода-вывода, КМ осуществляет управление ШФ, регистрами-фиксаторами адреса, устройствами ввода-вывода и памятью. КМ формирует сигналы управления на основе информации, получаемой при декодировании линий статуса МП.

Арбитр магистрали К1810ВБ89 используется для организации процессорных модулей в многопроцессорной системе. Он решает задачи обеспечения доступа к магистрали связанного с ним процессора в соответствии с его приоритетом и синхронизацию временных диаграмм доступа процессоров к общей магистрали.

Программируемый интервальный таймер К1810ВИ54 предназначен ля генерации сигнала с программируемой частотой программно управляемых временных задержек.

Контроллер прямого доступа к памяти (КПДП) используется в составе МПС на базе МПК К580, К1810, К1821 для реализации прямого доступа к памяти по четырем независимым каналам с положительным или отрицательным приращением адреса со скоростью до 1, 6 Мбайт/с.

Микросхема К1810БН59А - программируемый контроллер прерываний с многоуровневыми приоритетами. Один контроллер обслуживает до восьми запросов, причем при каскадном соединении число запросов может быть увеличено до 64.

В таблице приведено функциональное назначение сигналов, в минимальном и максимальном режимах работы.

Таблица 1.

Обозначение	Назначение
AD15-AD0	Мультиплексная шина адреса/данных
A19/S6-A16/S3	Мультиплексные сигналы адреса/состояния
	Разрешение старшего байта/состояние
	Чтение. Сигнал, указывающий на выполнение МП цикла чтения
READY	Готовность. Сигнал, подтверждающий, что адресуемое устройство закончило передачу или прием данных
INTR	Запрос прерываний от контроллера прерываний
NMI	Немаскируемое прерывание
	Проверка
CLK	Синхронизация
RESET	Сброс. Установка МП в начальное состояние
	Минимальный/максимальный режимы
	Подтверждение прерывания по входу INTR
ALE	Строб адреса, обозначает, что на шине адреса/данных находится адрес
	Строб данных. Сигнал, разрешающий передачу данных
	Передача/прием данных. Определяет направление передачи данных
M/IO	Обращение к памяти/устройству ввода-вывода
	Выполнение цикла записи
НOLD	Запрос (захват) шины
HLDA	Подтверждение захвата шины
S0, S1, S2	Состояние. Сигналы, идентифицирующие тип цикла шины
RQ/GT0 RG/GT1	Запрос/разрешение. Сигнал, используемый внешними подсистемами для управления шиной
LOCK	Блокировка шины
QS0, QS1	Состояние очереди. Сигналы, идентифицирующие состояние очереди команд МП БИС

2. Структурная схема МП

Рисунок - 2

В структурной схеме МП БИС можно выделить два сравнительно независимых устройства: операционное устройство (ОУ) и устройство шинного интерфейса (ШИ). ОУ реализует операции, заданные командой ОУ и включает в себя группу общих регистров (РОН), АЛУ, буферные регистры, регистр признаков и схему управления. Регистры АХ, BX, CX, DX предназначены в основном для хpaнения данных. Наряду, с этим в системе команд МП имеются множество команд, которые специализируют некоторые РОНы:

- регистр АХ выполняет функции аккумулятора; он участвует во всех операциях ввода-вывода (ВВ) в качестве источника, или приемника информации;

- регистр ВХ используется к источник базового адреса;

- регистр СХ используется в качестве счетчика в командах сдвига и зацикливания, а также при операциях с цепочками байт;

- регистр DX неявным образом адресуется в командах умножения или деления и содержит адрес порта В8 при косвенно-регистровой адресации.

Команды, выбранные из памяти и записанные в регистр очереди команд по запросам ОУ, поступают на схему управления, в которой декодируются и преобразуются в последовательность микрокоманд.

В состав ШИ входят шесть 8-разрядных регистров очереди команд, четыре 16-разрядных сегментных регистра, 16-разрядный программный счетчик, устройство формирования адреса и управления шиной (УШ).

Очередь команд функционирует как буфер с дисциплиной FIFO ("первым пришел, первым вышел"). Когда в очереди появляется место по меньшей мере для 2-ух байт, УФАУШ реализует цикл извлечения очередной команды из памяти. ОУ и ШИ работают параллельно (конвейерное выполнение операций).

МП генерирует 20-разрядные физические адреса, но сам он манипулирует логическими адресами, содержащими 16-разрядный сегментный (базовый) адрес и 16-разрядное внутреннее смещение. Логические адреса преобразуются в физические в соответствии с рисунком:



Рисунок - 3

Подобная адресация требует сегментации адресного пространства. Все адресуемое пространство разбивается на сегменты емкостью 64 Кбайт каждый.

Начальный адрес сегмента хранится в 16-разрясном сегментном регистре, а обращение к байту или слову внутри сегмента осуществляется с использованием 16-разрядного смещения, формируемого в ОУ. Суммарное смещение называется также эффективным адресом операнда (ЭА).

Регистр CS хранит начальный адрес сегмента программы, DS -начальный адрес сегмента данных, SS - начальный адрес сегмента стека и ES - начальный адрес сегмента дополнительных данных.

Четыре 16-разрядных указательных и индексных регистра (SP, BP, SI, DI) предназначены для хранения внутрисегментных смещений, обеспечивая косвенную адресацию и динамичные вычисления исполнительных адресов.

Указательные регистры SР (стека) и ВР (базы) предназначены для упрощения доступа к данным в текущем сегменте стека. Если сегмент специально не определен, то смещение SP и ВР по умолчанию относится к текущему сегменту стека.

Индексные регистры SI (источника) и DI (приемника) содержат смещения, которые по умолчанию относятся к текущему сегменту данных.

Выборка команд из памяти осуществляется из текущего сегмента по адресу, сформированному путем суммирования содержимого сегментного регистра программы (кода) и смещения, в качестве которого используется содержимое указателя команд IР (счетчика команд). Основное назначение сегментных регистров - динамическое перемещение программ и данных в памяти, которые необходимы в мультипрограммной среде.

Формат 16-разрядного регистра признаков показан на рисунке:

Рисунок - 4

В младшем байте регистра - признаки, аналогичные признакам МП К580. Признак пошагового отслеживания TF, будучи установленным в единичное состояние, переводит МП в режим исполнения программы по командам (пошаговый режим), что необходимо при отладке программ. Признак прерывания IF используется в механизме маскирования прерываний. Признак DF характеризует направление сканирования массива (при DF=O выполняется инкрементирование, а при DF=1 декрементирование содержимого регистра-указателя массива). OF - признак переполнения.

3. Программируемый последовательный интерфейс.

Последовательный обмен данных регламентируется в стандарте RS232C. Этот стандарт предусматривает для передачи информации 3 линии связи: общая, линия передачи (ВА) и линия приема (ВВ). Протокол обмена данными имеет следующий формат:

Функционально последовательный интерфейс реализуется на 2-х сдвигающих регистрах:

Рисунок - 5

Последовательный интерфейс может работать в синхронном и асинхронном режиме. Синхронный режим подразумевает работу интерфейса приемника и передатчика под управлением системного генератора.

4. Структура разрабатываемой вычислительной системы

На рисунке 6 представлена принципиальная схема вычислительной системы на базе процессора К1810 ВМ86:

Рисунок - 6

Элементы, входящие в схему:

- СГ - системный генератор.

ЦП - центральный процессор.

ПЗУ - постоянное запоминающее устройство.

ОЗУ - оперативное запоминающее устройство.

ПКП - программируемый контроллер прерываний.

ПТ - программируемый таймер.

ИГ - индикатор готовности.

ПВВ - порт ввода-вывода.

Системная шина контроллера состоит из трех составляющих: шины адреса (AB), шины данных (DB), шины управления (CB).

5. Структура работы алгоритма схемы УВ.

Рисунок 7. Схема работы блока УВ

6. Расчет времени выполнения программы

На основании табличных данных для каждой из используемых команд, определяем общее суммарное количество тактов, затрачиваемое на выполнение одного прохода цикла.

mov dx,300h ; 7 тактов

in al,dx ; 10 тактов

mov dl,al ; 7 тактов

in al,dx ; 10 тактов

mov cl,al ; 7 тактов

CKL:

in al,dx ; 10 тактов

mov bl,al ; 7 тактов

mul al,bl ; 77 тактов

div ax,dl ; 90 тактов

mov bl,al ; 7 тактов

mov al,ah ; 7 тактов

out dx,al ; 10 тактов

mov dl,cl ; 7 тактов

mov cl,bl ; 7 тактов

jmp CLK ; 10 тактов

На время выполнения одного полного цикла вычислений тратиться 273 тактов и составляет 54.6 мкс при частоте процессора 5 МГц.

7. Определение параметров подсистемы памяти

Емкость памяти данных определяется выражением:

Q_z = k (N_пр + 2N_исх + N_кр), (1)

где N_пр, N_исх, N_кр, - соответственно количество ячеек памяти для хранения промежуточных, исходных данных и конечных результатов, k>=1, - коэффициент учитывающий затраты памяти для организации команд защиты и контроля.

Часть этой памяти реализуется в виде РП:

Q_рп =< N_пр + N_исх + N_кр

Равенство в этом выражении имеет место при Q_рп=<Q_{рп доп}, где Q_{рп доп} - допустимое значение емкости РП, определяемое ограничением возможностей регистровой адресации, конструктивными и другими соображениями. Далее память данных распределяется между двумя модулями РП и ОЗУ и определяется механизм обмена данными между этими модулями в процессе решения задачи. В этом случае РП выполняет роль кэш-памяти.

Емкость памяти программ определяется выражением:

Q_n=< N_n + N_k + N_nn + N_T + N_non

где N_n, N_k, N_nn, N_T, N_non, - количества ячеек памяти соответственно для размещения программ, констант, подпрограмм, теста контроля, программ обработки прерываний.

Исходя из текста программы получаем, с учетом, что одна инструкция в памяти занимает от 1 до 3 байт, определяем необходимый объем памяти для хранения.

mov dx,300h ; 2 байта

in al,dx ; 2 байта

mov dl,al ; 2 байта

in al,dx ; 2 байта

mov cl,al ; 2 байта

CKL:

in al,dx ; 2 байта

mov bl,al ; 2 байта

mul al,bl ; 2 байта

div ax,dl ; 2 байта

mov bl,al ; 2 байта

mov al,ah ; 2 байта

out dx,al ; 2 байта

mov dl,cl ; 2 байта

mov cl,bl ; 2 байтаjmp CLK ; 3 байта

Т.о. для хранения инструкций данной программы необходимо приблизительно 31 байта. Следовательно, выберем память на основе микросхемы К505РЕ3: статическое ПЗУ емкостью 4096 бит (512х8).

Заключение

В результате проведенной контрольно-курсовой работы были закреплены знания по курсу «Организация ЭВМ и систем», получены навыки по проектированию вычислительных систем на основе процессора x86 (К1810).

Размещено на Allbest.ru