Прибор для измерения ионизирующего излучения

Микропроцессорные БИС относятся к новому классу микросхем, одной из особенностей которого является возможность программного управления работой БИС с помощью определенного набора команд. Эта особенность нашла отражение в программно-аппаратном принципе построения микропроцессорных систем (МС) - цифровых устройств или систем обработки данных, контроля и управления, построенных на базе одного или нескольких МП. Программно-аппаратный принцип построения МС является одним из основных принципов их организации и заключается в том, что реализация целевого назначения МС достигается не только аппаратными средствами, но и с помощью программного обеспечения.

Микросистема общего назначения, содержащая кроме одного или нескольких МП, память для хранения управляющих программ и данных, а так же средства обмена информацией с периферийными устройствами ввода-вывода, называется микропроцессорной ЭВМ (микроЭВМ). МикроЭВМ, совмещенная с периферийными устройствами, называется микровычислительным комплексом.

При разработке МС приходится принимать во внимание большое число особенностей МП и микропроцессорных комплектов БИС: технологических, конструктивных, временных, энергетических, эксплуатационных, функциональных и др. Функциональные особенности характеризуют логическую организацию МП и микропроцессорных БИС, принципы их построения, использования и взаимодействия. Они являются основными, так как определяют прибор как функциональный элемент МС, раскрывают его потенциальные возможности логической и арифметической обработки информации.

Практически любую МС можно отнести к одному их трех классов:

- системы на базе секционированных микропроцессорных БИС с микропрограммным управлением;

- системы на основе однокристальных МП с программным управлением;

- системы с сокращенным набором команд.

Основой элементной базы МС первого класса служат секционированные микропроцессорные комплекты БИС с микропрограммным управлением. Главными отличительными признаками этих комплектов являются: секционированность БИС, позволяющая из малоразрядных секций создавать многоразрядные МС; наличие независимых шин адреса, данных и управления, обеспечивающих разнообразие архитектур и поточную обработку; наличие встроенных трехстабильных выходных буферов с большим коэффициентом разветвления; микропрограммируемость.

В основе систем второго класса лежат однокристальные МП с программным управлением и фиксированным набором команд.

Особую группу МС с программным управлением образуют микроЭВМ с хранимым в постоянной памяти прикладным программным обеспечением. Такие системы, встраиваемые в аппаратуру потребителя и предназначенные для управления ею в реальном масштабе времени, называются программируемыми микроконтроллерами.

МС третьего класса известны как системы с сокращенным набором команд (RISC - ReduceInstructionSetComputer). Организация RISC подчинена задаче достижения максимальных скоростей. Основная ее особенность состоит в использовании небольшого набора часто используемых команд одинакового формата, которые могут быть выполнены за один микротакт центрального процессора. Более сложные редко используемые команды реализуются на программном уровне.

3.2 Понятия организации и архитектуры

Под организацией МС понимают состав ее программно-апаретных средств, связи между ними и их функциональные характеристики. Микросистемы имеют многоуровневую иерархическую организацию со многими составными компонентами на каждом уровне. С нижним уровнем функционального описания МС и ее составляющих связано понятие физической организации МС - ее принципиальная схема. Термин логическая организация относится к более высоким уровням описания МС. Так, логическая организация на уровне аппаратуры - это состав, функциональные связи и характеристики взаимодействия аппаратных модулей в процессе выполнения различных задач, которые обычно называют структурной схемой или структурой. Рассматривая логическую организацию на уровне программного обеспечения (ПО), говорят о вычислительной среде и ее особенностях.

Конечная цель проектирования МС - создание работоспособного и оптимального изделия на базе одного или нескольких МП. Возможность ее достижения определяется в первую очередь выбором рационального соотношения между программными и аппаратными средствами МС. Для этого вводится понятие архитектуры. Архитектура МС - это функциональные возможности аппаратных средств МС, используемые для представления программ и данных, а так же для управления процессом вычислений. Архитектура служит примером вычислительной среды нижнего уровня, связанной непосредственно с аппаратурой МС.



Рисунок 3.1 - Базовая организация микросистемы

Микросистема состоит из построенного на базе МП центрального процессора (ЦП), основной памяти для хранения программ и данных, а так же подсистемы ввода-вывода (ВВ) для связи МС с внешней аппаратурой рисунок 3.1

Задача управления МС возлагается на ЦП, который связан с памятью и подсистемой ВВ через каналы памяти и ВВ соответственно. ЦП считывает из памяти МС команды, которые преобразуют программу, и декодирует их. В соответствии с результатом декодирования команд он осуществляет выборку данных из памяти МС и портов ввода, обрабатывает их и пересылает обратно в память или порты вывода подсистемы ВВ. Существует так же возможность ВВ данных из памяти на внешние устройства и обратно, миную ЦП. В этом случае обмен данными выполняется через канал прямого доступа к памяти (ПДП), управление которым возлагается на подсистему ВВ. Иногда выделяются средства поддержки режима реального времени, в простейшем случае разделяемые процессором и подсистемой ВВ.

В большинстве микроЭВМ для хранения программ и данных используется одно пространство памяти. Такая организация получила название архитектуры Дж. фон Неймана - по имени математика, предложившего кодирование программ в формате, соответствующем формату данных. Программы и данные хранятся в едином пространстве, и нет никаких признаков, указывающих на тип информации в ячейке памяти. Содержимое ячейки интерпретируется оператором обработки, в качестве которого в простейшем случае выступает ЦП.

Однако почти все однокристальные микроЭВМ выполнены по другой схеме, известной как архитектура Гарвардской лаборатории, в которой память программ CSEG (CodeSegment) и память данных DSEG (DataSegment) разделены и имеют свои собственные адресные пространства и способы доступа к ним.

Дальнейшее совершенствование архитектур обоих типов состояло в выделении специального пространства данных небольшого объема, которое сегодня известно как набор программно-доступных регистров RSEG (RegisterSegment). В отличие от CSEG или DSEG регистры RSEG располагаются внутри ЦП в непосредственной близости от его арифметико-логического устройства (АЛУ), что обеспечивает быстрый физический доступ к информации, хранящейся в них. В некоторые интервалы времени программа наиболее интенсивно работает лишь с небольшим объемом данных. Для временного хранения этих данных и предназначена регистровая область - набор программно-доступных регистров.

Область RSEG может быть как полностью изолирована от пространства данных DSEG, так и частично пересекаться с ним, что дает возможность рассматривать отдельные регистры МП как обычные ячейки памяти данных. Такая организация является целесообразной, если в МС поддерживается быстрый доступ ко всей или хотя бы некоторой части памяти данных DSEG.

Почти все современные МС имеют регистровые области независимо от того, к какому типу они принадлежат: неймановскому или гарвардскому. Регистровая область имеет регистр РС (ProgramCounter), который называется программным счетчиком. Данный регистр является неотъемлемой частью всех МС и связан с адресацией памяти программ. Именно он служит указателем следующего элемента программной последовательности, подлежащей выборке и исполнению.

Система ВВ в простейшем случае представляет собой набор адресуемых буферных схем и регистров (портов), через которые осуществляется связь с внешними и внутренними аппаратными средствами МС. Система ВВ обычно использует единый механизм адресации портов, размещенных в специальном пространстве ВВ микросистемы IOSEG (Input/OutputSegment), логически изолированном от других пространств данных, - изолированный ВВ.

Рисунок 3.2 -Типовая организация памяти и пространства ввода-вывода

В некоторых системах логически изолированное пространство ВВ может отсутствовать. В этом случае в пространстве памяти данных DSEG выделяются области, в которых и размещаются порты, - совмещенный ВВ. Организация доступа к портам в таких МС ничем не отличается от процесса записи-считывания данных в память.

На рисунке 3.2 представлены четыре типовых набора областей для хранения программ и данных. Стрелкой указан процесс изоляции отдельных областей, приводящий к появлению нового типового набора. Все наборы существуют реально, на их основе созданы те или иные серии микропроцессорных БИС. Каждый тип организации имеет свои преимущества и недостатки, учет которых позволяет создавать высокоэффективные системы различного применения.

3.3 Командный цикл

Центральный процессор осуществляет ввод, обработку и вывод данных в соответствии с программой, хранимой в CSEG. Программа - это упорядоченная последовательность команд и данных. Процесс исполнения программы заключается в последовательном выполнении команд, образующих программу.

Рисунок 3.3 - Основные фазы работы микросистемы

Команда - это функционально завершенное элементарное действие, которое определяется типом используемых данных, источником их получения, операцией над ними, приемником размещения результата, а так же источником получения следующей команды. Программист рассматривает команду как одно неделимое действие. На уровне физического обмена каждая команда представляет собой ряд типовых циклов обращения к системной магистрали.

Машинное представление команды в памяти МС называется ее объектным кодом. Объектный код команды состоит из ряда нулей и единиц. Т.к. человеку более понятна информация, представленная в символьной форме, наряду с объектным кодом каждой команде приписывается ее символическое обозначение, или мнемокод, который используется при написании программ человеком с последующей их перекодировкой в машинное представление. Обычно существует взаимно-однозначное соответствие между мнемокодом и объектным кодом команды.

Время, необходимое для выполнения одной команды, называется командным циклом рисунок 3.3. Командный цикл делится на две фазы: выборки и исполнения. Работа ЦП заключается в непрерывном повторении чередующихся фаз командного цикла.

Основное содержание фазы выборки состоит в считывании первого байта (слова) команды из памяти МС и его ввод в специальный регистр команд IR (InstructionRegister). Считывание байта (слова) происходит по адресу, хранящемуся в программном счетчике РС. Одновременно с этим содержимое РС увеличивается на 1 или 2, указывая на следующий элемент объектного кода. Фаза выборки одинакова для всех команд.

Фаза исполнения состоит в дешифрации содержимого IR и выполнении действий, определяемых этим содержимым. Состав и порядок действий фазы исполнения для каждой команды свой. Она может так же включать считывание дополнительных байтов (слов) команды и соответствующего изменения РС, несколько дополнительных обращений к памяти программ и (или) данных для выборки операндов и размещения результата, циклы обращения к портам ВВIOSEG.

В целом работа МС заключается в следующем: при включении источника питания или нажатии клавиши сброса RESET управление аппаратно передается на стартовый адрес памяти программ. Выбирается и исполняется первая команда, по результатам которой управление передается другой и т.д. При приеме специальной команды останова HLT МС приостанавливает свою работу до следующего пуска.

3.4 Структура типовой микросистемы

Магистраль микросистемы. На физическом уровне ЦП взаимодействует с памятью и подсистемой ВВ через единый набор системных шин - внутрисистемную магистраль рисунок3.4, в общем случае состоящую из:

-шины данных DB (DataBus)по которой производится обмен данными между ЦП, памятью и подсистемой ВВ;

- шины адреса AB (AddressBus), используемой для передачи адресов ячеек памяти и портов ВВ, к которым осуществляется обращение;

- шины управления CB (ControlBus), реализующей функцию управления циклами обмена и работой системы.

Рисунок 3.4 - МикроЭВМ с трехшинной магистралью

Этот же набор шин применяется и для организации канала ПДП. Магистраль такого типа носит название трехшинной с раздельными шинами передачи адреса и данных.

В некоторых МС с целью дальнейшего сокращения ширины физической магистрали вводят совмещенную шину адреса/данных AD (Address/ DataBus), по которой передаются как адреса, так и данные рисунок 3.5. Данную магистраль обычно называют двухшинной с совмещенными шинами передачи адреса и данных.Входящий в состав шины управляющий сигнал ALE используется для разделения функций, выполняемых совмещенной шиной AD. Для этой цели служит обычно через ALE (переход из состояния 1 в 0), по которому присутствующая на шине AD адресная информация должна быть принята во внешний адресный регистр. При напряжении низкого уровня (0) на линии ALE шина AD выполняет функцию передачи данных.

Рисунок 3.5 - МикроЭВМ с двухшиннной магистралью

Обычно каждый модуль МС с двухшинной магистралью содержит локальный адресный регистр RG рисунок3.6 или другие средства для запоминания адресной информации по срезу ALE. Для фиксации адресной информации может быть использован и один общий регистр рисунок3.7, в результате ЦП с двухшинной магистралью преобразуется в подобный ему ЦП с тремя раздельными шинами. Построенная таким образом система относится уже к классу трехшинных МС.

Рисунок 3.6 - Схема фиксации адреса



Рисунок 3.7 - Преобразователь магистраль

На рисунке 3.7.1 - Преобразователь двухшинной магистрали, на рисунке 3.7.2 - преобразователь трехшинной магистрали.

3.5 Типовые структуры МС

Память и подсистема ВВ включают отдельные функционально законченные модули, состав и организация которых раскрывают структуру соответствующей подсистемы. В представленной на рисунке 3.8 МС магистрального типа эти модули выполняются так, чтобы имелась возможность их подключения непосредственно к единой внутрисистемной магистрали. По такому магистрально-модульному принципу построено большинство МС.

В подсистеме памяти можно выделить модули постоянного запоминающего устройства (ПЗУ), используемые для хранения программ и констант. Они являются важнейшими компонентами организации такого класса МС, как программируемые микроконтроллеры (МК). При этом емкость ПЗУ может быть достаточно большой. Ко второму типу входящих в подсистему памяти стандартных модулей относятся оперативные запоминающие устройства (ОЗУ), предназначенные для хранения переменных и загружаемого извне объектного кода. Микроконтроллеры обычно имеют ОЗУ незначительных размеров, тогда как микроЭВМ общего назначения должны иметь ОЗУ достаточно большой емкости.



Рисунок 3.8 - Типовые структуры МС

На рисунке 3.8 а) магистральная; б) магистрально-каскадная; в) магистрально-радиальная.

В составе подсистемы ВВ так же можно выделит ряд функционально законченных устройств, которые оформляются в виде модулей, подключаемых непосредственно к единой магистрали МС. В простейшем случае это адресуемые ЦП буферные схемы и регистры подсистемы ВВ - порты. Более сложные программно-управляемые подсистемы ВВ, содержащие блоки портов, получили название периферийных адаптеров (ПА). В случае, когда средства ВВ предназначаются для управления специальным внешним оборудованием и реализации специальных функций ВВ, их называют периферийными контроллерами.

Наиболее сложными из современных средств обмена с внешними устройствами ВВ считаются сопроцессоры ВВ, которые работают по собственным программам, хранящимся в памяти МС, и по сути дела представляют собой отдельные МС. Модули подсистем памяти и ВВ, реализуемые по магистральной или радиальной схеме, образуют магистрально-каскадные или магистрально-радиальные структуры МС, приведенные на рис. В состав этих структур включаются специальные контроллеры шин, основное назначение которых - реализовать приоритетные соотношения при использовании магистрали.

Использование в МС единой магистрали обеспечивает выполнение за один рабочий цикл одной операции обмена данными между двумя (в общем случае любыми) модулями системы, например чтения командного слова или слова данных из памяти в МП, выдачи данных из процессора в порт подсистемы ВВ или наоборот и т.д.

4. Центральный процессор на базе микропроцессора К1821ВМ85А

В микропроцессоре ВМ85А используется совмещенная шина адреса/данных AD7-AD0, по которой передаются младшая часть адресной информации и 8-разрядные данные. Старшая часть адреса фиксируется в регистре адреса и выводится на шину А15-А8. Существенно видоизменен набор линий шины управления, которые обеспечивают прямое подключение кварцевого резонатора, а так же управление периферийными БИС памяти и ВВ. Расширен и модифицирован состав физических линий для поддержки системы прерываний. Веден блок последовательного ВВ. Приведем физический интерфейс. Схема ВМ85А приведена на рисунке 4.1, а его условное графическое обозначение на рисунке 4.2.

Рисунок 4.1 - Схема микропроцессора ВМ85А



Рисунок 4.2 - Условное графическое обозначение микропроцессора ВМ85А

На рисунке 4.2 AD7-AD0 Двунаправленная трехстабильная мультиплексированная шина младшей части адреса данных.

A15-A8 Трехстабильная шина вывода старшей части адреса

X1,X2 Вход и выход усилителя для подключения внешнего кварцевого резонатора или RC-цепочки. Вход Х1 может быть использован для приема внешних тактовых импульсов

CLK Выход тактовых импульсов

RESIN Вход для приема сигнала сброса МП в начальное состояние По сигналу RESINPC принимает нулевое значение, сбрасываются триггеры разрешения прерывания и состояния HLDA.

RESET Выходной сигнал системного сброса, синхронизированный тактовыми импульсами CLK.

S0,S1 Состояние МП:

S1 S0 Назначение

0 0 HALT (останов)

0 1 WRITE (запись)

1 0 READ (чтение)

1 1 FETCH (выборка команды)

Линия S1 может быть использована в качестве упреждающего сигнала R/W

RD, WRТрехстабильные линии для вывода стробов чтения и записи. Данные действительны в конце строба.

IO/M Линия выбора системы памяти для устройств ВВ. Имеет 3 состояния.

ALE Строб разрешения фиксации адреса. Адрес действителен на срезе строба. Линия имеет три состояния. Может быть использован для стробирования информации о состоянии.

READY Линия для приема подтверждения обмена во время стробов RD, WR

INTR Линия запроса векторного прерывания, который вызывает генерацию строба INTA. Предусмотрены программные средства запрещения (разрешения) приема сигнала. При сбросе прием запроса запрещен.

INTA Выходная линия для генерации строба подтверждения векторного прерывания после завершения текущего командного цикла. Используется аналогично стробу RD для приема вектора прерывания.

RST 7.5 Входы для принятия запросов прерывания типа RSTn, n=5.5,

RST 6.5 6.5 и 7.5 соответственно. Вход RST 7.5 имеет высший приори-

RST 5.5 тет в группе. Приоритет группы выше приоритета INTR. Прерывания могут быть замаскированы независимо друг от друга.

TRAP Вход немаскируемого прерывания типа RSTn, n=4.5, высшего приоритета.

SID, SOD Вход и выход последовательной передачи данных. Входные данные загружаются в старший разряд аккумулятора А7 по команде RIM, вывод данных осуществляется из А7 по команде SIM.

HOLD Линия запроса захвата шины внешним модулем

HLDA Линия подтверждения захвата шины, активизируется в ответ на сигнал HOLD в конце текущего машинного цикла. При этом линии адреса/данных, а так же RD, WR, I0/M и ALE переводятся в третье состояние.

Рисунок 4.3 - Схема синхронизации микропроцессора ВМ85А

Работа МП синхронизируется внешним кварцевым резонатором или RC-цепочкой, подключаемой непосредственно к выводам Х1 и Х2. Схема синхронизации представлена на рисунке 4.3. Из схемы видно, что фронт сигнала на входе Х1 переключает счетный триггер, который формирует две последовательности несовпадающих импульсов Ф1 и Ф2, используемые для тактирования внутренних схем МП. Внешний сигнал синхронизации CLK совпадает по фазе с импульсами Ф2. Сигнал ALE представляет собой один импульс Ф1, выделяемый в такте Т1 каждого машинного цикла. Он является синхросигналом начала машинного цикла.

Основная тактовая частота сигнала CLK Микропроцессора равна 3 МГц, что обеспечивает более высокую производительность, чем у стандартного МП ВМ80 с тактовой частотой 2,5 МГц. Существуют так же БИС, рассчитанные на работу с частотой 5 МГц, например 8085А-2, что дополнительно повышает производительность МП данного типа.

В каждом машинном цикле МП обращается к магистрали для ввода или вывода одного байта информации, согласно временным диаграммам, изображенным на рисунке 4.4. Работа канала синхронизируется стробами ALE, RD, WR и соответствует типовому протоколу на двухшинную магистраль. Каждый машинный цикл или цикл обращения к внешнему каналу содержит от трех до пяти периодов Т1-Т5 сигнала CLK основной тактовой частоты. К этим тактам может быть добавлено произвольное число тактов ожидания готовности канала TW, которые включаются между Т2 и Т3. Непосредственно для ВВ информации отводятся лишь первые три такта совместно с тактами ожидания готовности. В такте Т1 производится вывод адресной информации, в тактах Т2 и Т3 - обмен данными.

Рисунок 4.4 - Временные диаграммы циклов чтения

На рисунке 4.4 а) и записи б) микропроцессора ВМ 85А

При необходимости добавляются еще один или два такта для реализации операций внутри МП. В это время канал не используется.

Линия READY служит для организации обмена с медленными устройствами. При READY=1 реализуется синхронный режим работы, характеризующийся максимальной скоростью обмена без тактов ожидания, которую обеспечивает МП. В этом случае длительность стробов RD, WR минимальна и составляет 1,5Т - 80 нс, где Т - период CLK. Стробы задержаны на 50 нс относительно начала Т2.

Проверка активности сигнала READY выполняется в середине Т2 и всех следующих за ним тактов TW. Для организации асинхронного доступа этот сигнал должен быть установлен в 0 за 110 нс и удерживаться в таком состоянии вплоть до момента его первой проверки. Эти же временные ограничения характерны и для процесса установки сигнала готовности. Манипуляция сигналом READYдает возможность удлинить строб RD или WR до (1,5+N)Т - 80 нс, где N - целое число периодов ожидания TW, обеспечив надежный обмен с медленной памятью или портами ВВ.

Особенностью процедур ВВ служит тот факт, что данные действительны только на срезе стробов RD и WR, т.е. протокол МП ВМ85А предполагает использование периферийных БИС второго поколения. Времена переустановки и удержания данных при выводе принимают значения tDW?420 нс, tWD?80 нс соответственно. Аналогично для цикла чтения tDR?120 нс, tRDH?0 нс.

микропроцессор блок питания излучение

Рисунок 4.5 - Временные диаграммы командного цикла INport

Каждый командный цикл включает от одного до пяти машинных циклов М1-М5. синхронизацию по командным циклам можно получить, выделяя с помощью сигналов состояния S1 и S0 все циклы М1 (FETCH). Этому типу цикла соответствует состояние S1=S0=1. На рис. 3.5 приведен командного цикла INport при работе без тактов ожидания. Из временных диаграмм вмдно, что команда выполняется за три цикла обращения к каналу: М1 - выборка кода операции, М2 - чтение из памяти второго байта команды и М3 - выдача содержимого аккумулятора в порт ВВ.

Следует отметить, что микропроцессор выводит 8-разрядный адрес порта как на старшую, так и на младшую половину 16-разрядной шины адреса. Модули ВВ могут быть ориентированы на использование только старшей половины шины А15-А8 и, следовательно, отпадает необходимость во внешнем адресном регистре для приема адреса по сигналу ALE.

Как уже отмечалось, МП ВМ85А имеет пять линий для приема запросов на прерывание: TRAP, RST 7.5, RST 6.5, RST 5.5, INTR. Линия INTR по своим функциям аналогична линии INT микропроцессора ВМ80. в ответ на запрос INTR генерируется один или три машинных цикла INTА с временными диаграммами, эквивалентными циклу RD без тактов ожидания. Внешняя аппаратура отвечает на циклы INTА генерацией команды, либо типа RSTn, n=0-7 (случай одного цикла INTА), обеспечивая передачу управления на подпрограмму обслуживания прерывания.

Согласно методике приема запросов все входы можно разделить на три группы. К первой относятся входы статического типа RST 6.5, RST 5.5, а так же INTR. Запрос на прерывание по этим входам фиксируется каждый раз, когда на них при сброшенной маске обнаружено напряжение высокого уровня. Время предустановки сигнала до начала Т1 цикла М1 tINS?360 нс и время его удержания tINH?0 нс. Для предотвращения повторной фиксации одного и того же запроса сигнал прерывания по статическому входу должен быть снят, прежде чем будет сброшена соответствующая маска.

Ко второй группе относится вход RST 7.5, который является входом динамического типа и фиксирует запрос на прерывание при каждом переходе сигнала из 0 в 1, даже при установленной маске и запрещенных прерываниях. Запрос сохраняется до тех пор, пока он не будет обслужен или не сброшен командой SIM. Сброс триггера осуществляется при установленном четвертом разряде аккумулятора R7.5. Сброс запроса реализуется так же при перезапуске МП.

Третью группу образует вход TRAP, который не является чисто статическим или динамическим. Так, если для подтверждения прерывания на нем должно устанавливаться напряжение высокого уровня, то для фиксации нового запроса он должен генерировать напряжение низкого уровня, а затем вновь вернуться в исходное состояние (вход комбинированного типа). Это позволяет избежать ложных запусков из-за помех на линии по высокоприоритетному немаскируемому входу TRAP, используемому для фиксации важнейших для МС событий. Времена фиксации запроса TRAP эквивалентны временам предустановки и удержания сигналов по статическим входам.

Рисунок 4.6 - Временные диаграммы цикла подтверждения прерывания и захвата шины

Сигнал запроса на захват шины проверяется в начале каждого такта Т3. Времена предустановки и удержания сигнала принимают значения tHDS?170 нс, tHDH?0 нс соответственно. При фиксации запроса шина освобождается в такте, непосредственно следующем за Т3. Для этого за 110 нс до окончания Т3 устанавливается сигнал подтверждения захвата HLDA, а затем линии А15 - А-8; AD7-AD0, RD, WR, ALE, IO/M переводятся в третье состояние, тем самым освобождая магистраль для управления со стороны внешних модулей. При необходимости МП завершает такты Т4, Т5 и переходит в состояние HOLD, которое длится до снятия сигнала запроса. Временные диаграммы цикла захвата шины и подтверждения прерываний приведены на рисунке 4.6.

Микропроцессор представляет собой практически законченный однокристальный ЦП. Для его запуска необходим только кварцевый резонатор, подключенный к входам Х1,Х2, и схема сброса на входе RESIN. Схема подключения кварцевого резонатора приведен в на рисунке 4.7, а. Конденсаторы емкостью 20 пФ на входах Х1 и Х2 могут потребоваться при запуске кварцевого резонатора с частотой 4 МГц и выше. Возможны другие варианты синхронизации МП. Схема на рисунке 4.7, б обеспечивает частоту колебаний

(4.1)

Где СIN- входная емкость между Х1 и Х2.

Рисунок 4.7 - Схемы тактирования микропроцессора ВМ85А

На рисунке 4.7 а) внутренний генератор с кварцевым резонатором; б) внутренний генератор с настроенным LC-контуром; в) внутренний генератор с RC-цепочкой; г-внешний генератор 1-6 МГц; д-внешний генератор 6-10 МГц.

Если установка точной тактовой частоты не обязательна, то применяется схема, показанная на рис. 3.7, в, которая обеспечивает частоту колебаний около 3 МГц. В схеме на рис.3.7, г, д синхронизация МП осуществляется от внешнего генератора. Схема центрального процессора на базе микропроцессора ВМ85Апредставлена на рис.3.8. Вход READY может быть использован для организации асинхронного доступа к системной магистрали. В ЦП на базе ВМ85А возможны два варианта построения системной линии подтверждения обмена, отличающиеся друг от друга уровнем активности. Выходы CLK и RESET применяются в качестве системных линий CCLK и INIT передачи тактовых импульсов и сигнала начальной установки соответственно. Возможности выходов схемы ВМ85А по току составляют IOL = 2мА IOH=400мкА. Зная требования по постоянному току, предъявляемые к обычным логическим элементам по входу, можно оценить нагрузочную способность МП ВМ85А.

Рисунок 4.8 - Схема центрального процессора на базе микропроцессора ВМ85А

Системный контроллер представляет собой комбинационную схему рисунок 4.9. На выходах схемы предусмотрены трехстабильные буферы, управляемые сигналом ОЕ. Этот вход предназначен для перевода командных линий в высокоомное состояние при захвате магистрали внешним модулем, когда BUSEN=0. Логика данного типа может быть реализована как на микросхемах малой степени интеграции, так и на программируемых логических матрицах (ПЛМ).

Рисунок 4.9 - Схема системного контроллера для МП ВМ85А

Применение МП ВМ85А выгодно за счет увеличения числа входных линий для приема запросов на прерывание, использования канала последовательного ВВ и перехода к единственному источнику питания +5 В. Не следует также забывать об улучшении скоростных свойств системного канала ЦП на базе МП ВМ85А.

Эффективность использования МП может быть повышена, если от трехшинной структуры вернуться к совмещенной магистрали AD. Однако в этом случае потребуется ряд специальных БИС памяти и ВВ, которые должны быть ориентированы на магистраль данного типа.

5. Обзор методов построения устройств памяти

5.1 Общие сведения

До сих пор ПЗУ является самым простым в применении устройством памяти, поэтому сначала описано сопряжение ПЗУ с микропроцессорными системами, а затем рассмотрены статические ОЗУ двух видов: с общими и раздельными линиями ввода-вывода данных.

Рассмотрим связь микропроцессорной системы с тремя шинами с ПЗУ или статическим ОЗУ. При разработке микропроцессорной системы необходимо учитывать, по каким линиям передается информация в различные моменты времени, т.е. когда эти линии находятся в возбужденном состоянии. На рисунке 5.1, а показан путь потока данных при выполнении операции записи данных в память. Данные с выхода микропроцессора через буфер поступают на адресный вход памяти. Правильность прохождения данных от источника, который их вырабатывает, к приемнику, в который они записываются, может быть легко проверена с помощью измерения электрических параметров передаваемых и принимаемых сигналов.

При выполнении операции чтения данных из памяти поток данных направлен к микропроцессорной системе так, как показано на рис.4.1, б. Поступающие на вход микропроцессора данные проходят через буфер памяти и двунаправленный буфер шины данных. Источником данных в этом случае является системная память, а приемником - ЦП. Если микропроцессорная система работает в режиме считывания, то правильность прохождения данных в системе можно проверить, выдавая данные из источника и контролируя их поступление в приемник. Если данные не достигли приемника, то линии связи имеют какой-то дефект.



Рисунок 5.1 - Передача буферированных данных при записи в память

На рисунке 5.1 (а) и при считывании данных из памяти (б): I-буфер данных; II-шина данных; III-вход памяти; IV-двунаправленный буфер шины данных, V-буфер памяти; VI -выход памяти

5.2 Передача адреса и буферированных данных из ПЗУ

На рисунке 5.2 показаны направления передачи адреса и данных при выполнении операции чтения данных из ПЗУ. Адрес передается из ЦП по шине данных на адресные входы ПЗУ. Этот адрес задает адрес ячейки памяти, информация из которой должна быть передана в ЦП.

Состоянием шины адреса управляет микропроцессор, а состоянием шины данных - ПЗУ. При рассмотрении любых системных операций необходимо четко представлять, какое из устройств, связанных системными шинами, является источником и какое приемником данных.

Рисунок 5.2 - Передача небуферированных данных: I - шина адреса; II - шина данных

Рассмотрим систему памяти на основе ПЗУ, состоящую из двух ИС памяти - ПЗУ1 и ПЗУ2 (рисунок 5.3). Линии вывода данных этих устройств соединяются параллельно, поэтому они не должны одновременно осуществлять выдачу данных. Когда одно ПЗУ, выбранное с помощью адреса, подаваемого по системной шине адреса, осуществляет выдачу данных, другое ПЗУ должно иметь большое входное сопротивление. Шина данных памяти представляет собой отдельную шину, которую при необходимости можно использовать в микропроцессорной системе. При выдаче данных из ПЗУ системная шина данных не возбуждается. Максимальная нагрузка на шину данных памяти создается входными токами ее буферов и токами соединенных с ней устройств, имеющих три состояния.

Рисунок 5.3 - Структурная схема памяти на двух ПЗУ

На рисунке 5.3 (а) и обозначения системной шины с восемью шинами передачи сигналов (б): I-сигнал выбора ПЗУ1; II-сигнал выбора ПЗУ2; III -шина данных памяти; IV -сигнал разрешения; V -буфер памяти; VI-системная шина данных

Если к системной шине данных подключено много параллельных нагрузок, общий ток может превзойти 10 мА. Большинство устройств памяти вырабатывает токи около 1,6 мА. Чтобы избежать перегрузки выходов ИС запоминающих устройств, применяется буферирование шины данных.

Когда по системной шине адреса поступает адрес устройства памяти, то информация с выхода выбранного запоминающего устройства подается на шину данных памяти. На рисунке 5.4, а показана схема формирования сигналов разрешения обращения к памяти, а на рисунке 5.4, б - конкретная ИС, которая может выполнять эту функцию. Оба сигнала выбора запоминающих устройств можно получить с помощью дешифратора, преобразующего двоично-кодированные десятичные числа в десятично-кодированные. Если разряды ВА14- ВА11 имеют значение 0000, дешифратор вырабатывает сигнал выбора ПЗУ1, если разряды ВА14 - ВA11 имеют значение 0001, то дешифратор вырабатывает сигнал выбора ПЗУ2. Разряды ВА11 - ВА14 являются разрядами полного адреса памяти.

Рисунок 5.4 - Дешифровка системного адреса для формирования сигналов выбора ПЗУ: а - общая схема; б - ИС7442; I - системный адрес от ЦП; II - сигнал выбора ПЗУ; III - выбор ПЗУ1, IV - выбор ПЗУ2

Информационные выходы двух ПЗУ соединены между собой: вывод D0 ПЗУ1 соединяется с выводом D0 ПЗУ2 и т. д. (рисунок 4.5). С помощью адресной шины в любой момент времени выбирается только одно ПЗУ, поэтому на шину данных памяти, образованную общими выходами ПЗУ, поступают данные только из одного ПЗУ. Между шиной данных памяти и системной шиной данных включается буфер данных. Этот буфер выполняет две функции: он повышает допустимый выходной ток памяти, что позволяет ПЗУ возбуждать системную шину данных, и передает считываемые из памяти данные только в те моменты времени, когда микропроцессор готов к их приему.

Когда ЦП готов к приему данных, к буферу данных памяти по системной шине управления передается управляющий сигнал MEMR (логический 0). Этот сигнал разрешает передачу данных с шины данных памяти на системную шину данных. Данные из ПЗУ выдаются на шину данных памяти сразу же, как только микропроцессор вырабатывает адрес ячейки памяти.

Рисунок 5.5 - Сигналы выбора устройств, используемые в микропроцессорной системе

На рисунке 5.5 I - шина данных памяти; II - буфер памяти; MEMR - сигнал управления.

5.3 Передача небуферированных данных из ПЗУ

Если допустимый выходной ток шины данных более 1 мА, считываемые из памяти данные не нужно буферировать и шина данных памяти не используется. Выходы ПЗУ объединяются так же, как описано выше, т. е. D0 с D0, D1 с D1 и т. д., а затем соединяются с системной шиной данных.

Выдача данных из памяти на системную шину данных осуществляется только тогда, когда микропроцессор готов к их приему. В схеме, показанной на рис. выдача данных выполняется с помощью буфера данных. Если буфер данных не используется, то выдачу данных нужно осуществлять иначе рисунок 5.6. Сигналы выбора ПЗУ поступают с шины адреса не на входы CS ПЗУ, а на логические схемы ИЛИ. Эти схемы обеспечивают выдачу сигналов выбора устройства на входы CS только тогда, когда ЦП запрашивает данные.

Рисунок 5.6 Передача небуферированныхданных на системную шину данных: I-выбор ПЗУ1; II - выбор ПЗУ2; III - системная шина данных; MEMR-сигнал с системной шины управления, 74LS32 - схема

Активным уровнем сигнала выбора ПЗУ1 или ПЗУ2 является уровень логического 0. Когда микропроцессор готов к приему данных, он вырабатывает сигнал MEMR, равный логическому 0. Когда сигнал MEMR и один из сигналов выбора ПЗУ равны логическому 0, выбранное ПЗУ выдает данные на системную шину данных.

Данные выдаются из ПЗУ только тогда, когда на входы CS и ОЕ подан логический 0. Сигнал MEMR вырабатывается, когда микропроцессор готов к приему данных. К моменту появления сигнала MEMR на входе ОЕ на входе CS уже стоит логический 0 и ПЗУ начинает выдачу данных на шину данных. Выходы ПЗУ1 и ПЗУ2 соединяются так, как показано на рис.4.7



Рисунок 5.7 - Схема выдачи небуферированиых данных для ЭППЗУ 2716 (вывод 20 - ОЕ, вывод 18 - CS)

На рисунке 5.7 I-выбор ПЗУ1; II - выбор ПЗУ2; III - системная шина данных; MEMR-сигнал с системной шины управления; 0E- вывод 20; CS вывод 18.

5.4 Передача данных при использовании статических ОЗУ с раздельными линиями ввода и вывода данных

Статические ОЗУ можно разделить на две группы. К первой группе относятся ОЗУ, в которых для ввода-вывода данных используются разные выводы корпуса ИС рисунок 5.8а. Ко второй группе относятся ОЗУ, в которых для ввода-вывода данных используются одни и те же выводы корпуса ИС. Эти два типа ОЗУ обычно называют соответственно ОЗУ с раздельным вводом-выводом данных и ОЗУ с общим вводом-выводом данных.



Рисунок 5.8 - Статические ОЗУ: а -с раздельными линиями ввода I и вывода II данных

На рисунке 5.8 б-с общими линиями ввода-вывода данных III

Рисунок 5.9 - Передача данных при выполнении операции в ОЗУ с раздельными линиями ввода-вывода: I-двунаправленные буферы; II-системная шина данных; III-ввод данных; IV -вывод данных

При выполнении операции записи в ОЗУ с раздельным вводом-выводом рисунок 5.9 данные с выхода микропроцессора (источника данных) поступают на входы двунаправленных буферов шины данных. Выходы этих буферов соединяются с системной шиной данных II. Линии ввода и вывода данных ОЗУ с раздельным вводом-выводом также соединяются с системной шиной данных II. Передаваемые по шине II сигналы постоянно поступают на входы статического ОЗУ (приемника данных), но не записываются до тех пор, пока не подается сигнал разрешения записи данных в память.



Рисунок 5.10 - Передача данных при выполнении операции чтения из ОЗУ с раздельными линиями ввода-вывода: I-двунаправленные буферы данных; II-системная шина данных; III-ввод данных; IV-вывод данных; V-трехстабильные буферы памяти; VI-сигнал разрешения выдачи данных из памяти

При выполнении операции чтения рис.4.10 данные с выходных линий ОЗУ (источника данных) поступают на системную шину данных. Линии вывода данных ОЗУ соединяются не с системной шиной данных II, а с трехстабильными буферами V. Во время выполнения операции чтения, когда микропроцессор вырабатывает сигнал разрешения чтения данных VI, буферы V пропускают выводимые из ОЗУ данные на системную шину данных II. Операция выполняется точно так же, как и чтение данных из ПЗУ. Шина данных II соединяется со входами двунаправленных буферов данных I, с выхода которых данные поступают в микропроцессор (приемник данных). Если операция чтения не выполняется, то буфер находится в третьем состоянии (большое входное сопротивление) и служит изолятором между входными и выходными линиями ОЗУ.



Рисунок 5.11 - Сигналы управления при выполнении операции записи данных в ОЗУ с раздельными линиями ввода-вывода: I-двунаправленный буфер данных; II-системная шина данных; III-ввод данных; IV-логический 0 с дешифратора адреса: V -вывод данных; VI-трехстабильный буфер; MEMW, MEMR - соответственно логические 0 и 1 с системной шины управления

5.5 Считывание и запись данных в ОЗУ с раздельным вводом-выводом

При выполнении операции записи источником данных является микропроцессор (рисунок 5.10). Данные с выхода микропроцессора поступают на двунаправленные буферы данных I, выходы которых соединяются с системной шиной данных II. По шине II данные поступают непосредственно на вход ОЗУ III. Сигнал выбора ОЗУ IV подается на вход CS ОЗУ точно так же, как и при выборе ПЗУ, т. е. адрес, поступающий с шины адреса, дешифруется, и вырабатывается сигнал разрешения записи или выбора устройства памяти CS.

При записи данных в память сигнал MEMR равен логической 1 и буферы VI не пропускают данные с выхода ОЗУ на системную шину данных II. Чтобы осуществить запись данных в пaмять, необходимо подать сигнал разрешения записи WE, вырабатываемый микропроцессором. Если микропроцессор готов к записи данных в память, он выдает сигнал управления MEMW.

При выполнении операции чтения данных из памяти источником данных является ОЗУ, а приемником - микропроцессор (рисунок 5.11). Выводимые из ОЗУ данные поступают на входы буферов данных памяти VI. Эти буферы открываются сигналом управления MEMR, поступающим из микропроцессора. Выход буфера VI соединяется с системной шиной данных II. По шине II данные передаются на входы двунаправленных буферов данных I, а с выходов этих буферов поступают в микропроцессор.

Чтобы привести ОЗУ в рабочее состояние, необходимо осуществить выбор устройства. Это делается с помощью дешифрования адреса, поступающего с шины адреса, и подачи сигнала выбора устройства на конкретную схему ОЗУ. При выполнении операции чтения данных из памяти микропроцессор не вырабатывает сигнал MEMW.

Рисунок 5.12 - Сигналы управления при выполнении операции чтения данных из ОЗУ с раздельными линиями ввода-вывода: I-двунаправленный буфер данных; II -системная шина данных; III-ввод данных; IV-логический 0 с дешифратора адреса; К-вывод данных; VI-буфер памяти; MEMW, MEMR - соответственно логические 0 и 1 с системной шины управления

5.6 Передача данных в ОЗУ с общим вводом-выводом данных

Для передачи данных из ОЗУ с общим вводом-выводом при выполнении операции чтения линии ввода-вывода ОЗУ соединяются непосредственно с системной шиной данных рисунок 5.13. Соединение (без буферов) возможно в том случае, если выходной ток ЗУ достаточен для возбуждения системной шины данных. Во время выполнения операции чтения данных сигнал MEMW отсутствует. Состоянием линий ввода-вывода ОЗУ управляет сигнал CS; когда на вход CS подается логический 0, ОЗУ работает в режиме вывода данных на системную шину данных. Выполнение этой операции очень похоже

на чтение данных из ПЗУ. Сигнал CS вырабатывается тогда, когда на дешифратор адреса поступает сигнал выбора ОЗУ и микропроцессор выдает сигнал MEMR.

Считывать информации из ОЗУ с общим вводом-выводом данных можно точно так же, как из ПЗУ. При работе с такими ОЗУ трудности возникают только при записи в них данных, поскольку при наличии сигнала выбора линии ввода-вывода данных всегда находятся в режиме вывода. Для перевода линий ввода-вывода в режим ввода данных нужно подать сигнал WE. Для правильной работы ОЗУ при записи данных нужно строго выполнять последовательность подачи сигналов управления: сначала подается сигнал WE, а затем сигнал выбора устройства CS. Если эти сигналы подаются в обратном порядке, то может возникнуть ситуация, при которой на системную шину данных одновременно поступит информация из микропроцессора и ОЗУ.



Рисунок 5.13 - Сигналы управления передачей данных при чтении данных из ОЗУ с общими линиями ввода-вывода: I - буфер данных; II - системная шина данных; III - логический 0 с дешифратора адреса; MEMR-логический 0; MEMW - логическая 1

При записи в ОЗУ с общим вводом-выводом вход в ОЗУ открывается (CS равен логическому 0) при выполнении операций чтения данных из памяти (когда есть сигнал MEMR и сигнал с выхода дешифратора адреса) и при выполнении операции записи данных в память (когда есть сигнал MEMW и сигнал с выхода дешифратора адреса, рисунок 5.14.

Рисунок 5.14 - Сигналы управления передачей данных при записи в ОЗУ с общими линиями ввода-вывода: I - буфер данных; II - вход данных; III - сигнал с дешифратора адреса

Сигнал CS подается во время выполнения операции записи данных в память только после установки сигнала WE, который переводит общие линии ОЗУ в режим ввода данных. Это условие устраняет возможность возникновения конфликтной ситуации на системной шине данных при использовании ОЗУ с общим вводом-выводом данных.

Если ОЗУ может возбуждать системную шину и шину данных, то его линии ввода-вывода соединяются непосредственно с этой шиной. Возможен случай, когда считываемые из ОЗУ данные приходится буферировать. При использовании ОЗУ с раздельными линиями ввода и вывода буферируются только линии вывода данных, поэтому можно использовать однонаправленные буферы см. рисунок 5.15. При использовании ОЗУ с общими линиями ввода-вывода данных одни и те же линии используются и для ввода, и для вывода данных, поэтому необходимо использовать двунаправленные буферы.

Проходящие по системной шине сигналы достаточны для возбуждения входов памяти. Буферирование осуществляется только потому, что ввод и вывод данных в ОЗУ с общим вводом-выводом осуществляется по одним и тем же линиям. Для надежного возбуждения шины данных выходные сигналы ОЗУ нужно буферировать.

Двунаправленные буферы данных В1 и В2 для буферирования считываемых из памяти данных показаны на рисунок 5.14. Эта схема работает следующим образом.



Рисунок 5.15 - Сигналы управления передачей данных при чтении и записи данных в ОЗУ с общими линиями ввода-вывода данных (в схеме используются буферы памяти): I-двунаправленные буферы; II- системная шина данных, III- двунаправленные трехстабильные буферы памяти; IV-шина данных памяти; V-сигнал обращения к памяти с дешифратора адреса

При выполнении операции чтения данных из памяти выдается сигнал MEMR, равный логическому 0. Этот сигнал поступает на вход схемы ИЛИ, обозначенной У, и формирует сигнал разрешения CS (логический 0).

Выходной сигнал схемы У (логический 0) открывает буфер В2. При наличии этих сигналов данные поступают с выхода ОЗУ через буфер В2 на системную шину данных II.

Когда сигнал MEMR равен логической 1, открывается буфер ВУ, а буфер В2 закрывается. ОЗУ также закрыто, потому что на его входе CS установлена логическая 1.

При выполнении операции записи данных в память подается сигнал управления MEMW, равный логическому 0. Этот сигнал, поступающий на входы WE и CS, устанавливает ОЗУ в режим ввода данных с шины II через буфер В1.

5.7 Временная диаграмма обращения к памяти

При разработке микропроцессорных систем необходимо четко представлять, как происходит в системе передача трех потоков сигналов: данных, адреса и управления - и какой вид имеют временные соотношения между ними. При отладке системы в случае необходимости можно изменить (или убрать) какой-либо поток сигналов. Различные потоки сигналов имеют различные временные задержки, так как для передачи разных типов информации используются разные устройства, параметры которых могут значительно различаться.

Рассмотрим временную диаграмму выполнения цикла чтения данных из памяти рисунок 5.15, на которой показаны все основные сигналы, участвующие в этой операции. Сигнал L1 соответствует выдаваемому микропроцессором адресу памяти. Момент выдачи микропроцессором этого адреса рассматривается как начало обращения к памяти и обозначается t = 0.

Рисунок 5.16 - Временная диаграмма доступа к памяти

На рисунке 5.16 1 - адрес установлен на выходе микропроцессора; 2 - адрес стабилен на выходе буфера адреса (задержка 1); 3 - установлен сигнал выбора схемы памяти (задержка 2); 4 - данные поданы на шину данных памяти; 5 - данные поступают с выхода буферов памяти на системную шину данных; 6 - данные поступают на вход микропроцессора

Сигнал L2 характеризует время появления вырабатываемого микропроцессором адреса на адресной шине с учетом задержки на буфере адресной шины.

Задержка между временем t = 0 и появлением сигнала L2 на адресной шине не всегда постоянна и увеличивается при использовании буферов адреса. Если буферы адреса не используются, то сигналы L1 и L2 совпадают по времени.

Сигнал выбора устройства L3 вырабатывается логическими схемами дешифрования адреса. Выше был описан дешифратор буферированных разрядов адреса памяти. Дешифровка адреса и формирование сигналов выбора устройства схемой требуют определенного времени. Поэтому для нахождения момента времени, когда адрес поступит на входы памяти, необходимо сложить время задержки прохождения информации через буферы адреса и время задержки, вносимой схемой.

Полная временная диаграмма цикла чтения данных из памяти, учитывающая задержки прохождения сигналов через адресные буферы и схему 7442, показана на рисунке 5.17.



Рисунок 5.17 - Временная диаграмма доступа к памяти при подаче на вход CS памяти сигнала выбора

На рисунке 5.17 I-данные стабильны на выходе памяти; II-данные стабильны на системной шине данных; III- данные стабильны на входах микропроцессора

Сигнал L4 на рисунке 5.15 -это вырабатываемый микропроцессором сигнал RD Сигнал L5 (MEMR) имеет тот же вид, что и сигнал RD, но сдвинут на время, равное задержке комбинационной логической схемы, формирующей сигнал MEMR.

После того как сигналы L3 и L5 поступят на входы схем памяти, данные появятся на выходе этих схем с некоторым запаздыванием. Задержки, возникающие при передаче данных с выходов памяти на вход микропроцессора, показаны с помощью сигналов L6, L7 и L8.

Сигнал L6 показывает момент появления на шине данных памяти стабильной информации из ОЗУ. Этот сигнал учитывает задержку между поступлением на входы памяти адреса и сигнала выбора устройства и появлением данных на выходе памяти, - т. е. задержку срабатывания ОЗУ. Время L3 является временем непосредственного доступа к ОЗУ, отличающимся от времени доступа к ОЗУ микропроцессора. Если данные поданы на шину данных памяти, это еще не значит, что микропроцессор может считать их. Если в системе используются буферы данных памяти, то при прохождении данных из памяти через эту буферы на системную шину данных возникает задержка, которая учитывается сигналом L7.

Прежде чем данные поступят по системной шине данных на вход микропроцессора, они должны пройти через буферы данных. Эту задержку показывает сигнал L8. Для того, чтобы определить момент, когда микропроцессор должен считывать выдаваемые из ОЗУ данные, нужно просуммировать все задержки относительно момента времени t = 0. Если микропроцессор считывает данные раньше окончания периода доступа к памяти ТА1 или ТА2, то операция чтения данных будет выполнена неверно.