Цифровая обработка сигналов

1.1 Разработка технического задания на конструирование

2.1 Изделие состоит из БНК и МПП с установленной на ней ПЛИС Altera EPF10K100ARC240

2.2 Модуль приема данных МЦ 4.01., установленный на ПЭВМ

2. Требования по назначению

ПЛИС должна обеспечивать прием данных по двум физическим каналам. Данные представляют собой упакованные во времени в виде X/Y отсчеты сигналов с максимальной разрядностью, равной 14. По выходу проект должен предусматривать формирование интерфейса «Link» порта процессора NM 6403 для передачи данных на PCI модуль приема данных МЦ 4.01., установленной на ПЭВМ. Проект должен обеспечивать преобразование входных данных в вид, понятный для приема процессору NM 6403. В проекте предусмотреть синхронизацию приема данных от внешнего устройства, а также синхронизацию внешнего устройства от сигнала, сформированного в ПЛИС. Кроме того, проект ПЛИС для обеспечения самоконтроля должен обеспечивать тестовый режим, при котором входные данные формируются внутри ПЛИС и передаются на выход.

3. Требования к живучести и стойкости к внешним воздействиям

Требования по живучести и стойкости к внешним воздействиям должны соответствовать климатическим и механическим воздействиям, оговоренным в программе и методике испытаний изделия.

5.1. Аппаратура должна удовлетворять требованиям ГОСТ: РВ 20.39.301309-98.

5.2. В части механических и климатических воздействий аппаратура должна соответствовать требованиях ГОСТ РВ 20.39.304-98 применительно к группам 2.1.1 и 2.1.3 единой классификации исполнения «О».

5.3. Аппаратура должна быть стойкой к воздействию боевых поражающих факторов в соответствии с требованиями ГОСТ РВ 20.39.305-98, предъявляемым к соответствующим группам аппаратуры.

4. Конструктивные требования

5.1 Изделие должно быть сконструировано в соответствии со схемой электрической принципиальной 441-Э-6430 Э3 и перечнем элементов 441-Э-6430 ПЭ3.

5.2 Изделие должно быть выполнено на многослойной печатной платой с размерами 105190 мм². Количество слоев - четыре (два в виде полигонов для цепей питания +5 В и 0 В).

5.3 На МПП вместо микросхемы D2 (ПЗУ конфигурации ПЛИС) должна быть установлена соответствующая панель-держатель типа PLCC-20SMT.

5.4 Изделие должен быть выполнен на БНК с габаритами 28522034 мм³, с многослойной печатной платой с размерами 200190 мм²

5. Требования по технологичности

6.1 Конструкция изделие должна быть серийно-способной и соответствовать общим правилам технологичности по ГОСТ 14.201.83.

6.2 Электрический монтаж печатной платы должен быть контролепригодным при использовании стандартных приспособлений и установки прозвонки.

6. Требования по надежности

7.1. Средняя наработка на отказ, час, не менее 75000.

7.2. Полный ресурс работы, часов, не менее 25000.

7.3. Полный срок службы, лет, не менее 25.

7.4. Средний срок сохраняемости в составе изделия, лет, не менее 10.

7. Требования по эксплуатации, удобству технического обслуживания и ремонту

Ремонт изделия осуществляется только в заводских условиях.

8. Требования по стандартизации и унификации

Не предъявляются.

9. Требования по метрологическому обеспечению

Основные положения и требования по метрологическому обеспечению образцов техники определены в ГОСТ РВ1.1, ГОСТ ВД16263, ОТТ1.1.7 и ОТТТ 1.2.7

10. Требования по применению комплектующих изделий и материалов

11.1 Комплектующие изделия должны соответствовать перечню элементов 441-Э-6430 ПЭ3

11.2 Комплектующие изделия, применяемость которых определяет исполнитель, должны соответствовать ограничительным перечням МОП 440001, 1-МОП 44001.20 ред.1996 с учетом дополнений, согласованных для изделия с Заказчиком.

12. Перечень разрабатываемых конструкторских документов

12.1. Спецификация

12.2. Сборочный чертеж (СЧ)

12.3. Чертежи деталей

12.4. Схема электрическая принципиальная (Э3)

12.5. Перечень элементов (ПЭ3)

12.6. Электромонтажный чертеж (МЭ)

12.7. Проект технических условий (ТУ)

12.8. Ведомость покупных изделий.

1.2 Анализ исходных данных дипломного проекта

Исходя из технического задания на разрабатываемое устройство, необходимо учесть все параметры и подобрать соответствующую элементную базу.

При разработке устройства применяется современная элементная база, а именно, программируемые логические интегральные схемы, что приводит к миниатюризации и увеличению быстродействия аппаратуры.

Основными достоинствами ПЛИС при использовании их в средствах обработки сигналов являются:

• высокое быстродействие;

• возможность реализации сложных параллельных алгоритмов;

• наличие средств САПР, позволяющих провести полное моделирование системы;

• возможность программирования или изменения конфигурации непосредственно в системе;

• совместимость при переводе алгоритмов на уровне языков описания аппаратуры (VHDL, AHDL, Verilog и др.);

• совместимость по уровням и возможность реализации стандартного интерфейса;

• наличие библиотек мегафункций, описывающих сложные алгоритмы;

• архитектурные особенности ПЛИС как нельзя лучше приспособлены для реализации таких операций, как умножение, свертка и т. п.

В настоящее время быстродействие ПЛИС достигло величин порядка 250-300 МГц, что позволяет реализовать многие алгоритмы в радиодиапазоне.

2. Описание структурной схемы устройства и принцип его работы

2.1 Выбор и обоснование элементов функциональной схемы стенда

Поскольку на выполнение данной задачи было отведено достаточно немного времени и область решений в плане интерфейса была ограничена, выбор был сделан в пользу двухпроцессорной платы сбора данных фирмы NEURO MATRIX тип МЦ 4.01 на основе одноименных процессоров (NM 6403). Плата предназначена для регистрации и обработки данных, с последующей передачей их на шину PCI ПЭВМ. Модуль МЦ 4.01 представляет собой единый конструктив, состоящий из платы, устанавливаемый в стандартный слот PCI ПЭВМ. На плате установлены два процессора NM, статическая и динамическая память по 32 МБ на каждый процессор, PCI контроллер. На каждом процессоре имеется два порта (Link ports), по интерфейсу идентичные портам процессора TMS (Texas Instruments).

Процессор цифровой обработки сигналов NM6403

§ 32-х разрядное RISC-ядро

§ 1-64-х разрядный векторный сопроцессор

§ масштабируемая производительность от 40 до 11.500 ММАС

§ обработка данных переменной разрядности от 1-го до 64-х бит

§ два 64-х разрядных программируемых интерфейса с внешней памятью различного типа

§ два высокоскоростных коммуникационных порта, аппаратно совместимых с сигнальным процессором TMS320C4x

Производительность

* скалярные операции:

> 40 MIPS

> 120 MOPS для 32-х разрядных данных

* векторные операции:

> от 40 до 11.500 ММАС (миллионов умножений с накоплением в секунду)

* ввод/вывод и интерфейсы с памятью:

> Пропускная способность двух 64-х разрядных интерфейса с памятью до 800Мбайт/с

> два коммуникационных порта со скоростью обмена до 20 Мбайт/с каждый

Особенности:

ь частота - 40 МГц (время выполнения любой инструкции 25 нс)

ь технология КМОП 0,5 мкм

ь корпус BGA256

ь напряжение питания от 2,7 до 3,6 В

ь мощность потребления не более 1,3 Вт

ь условия эксплуатации от -60° С до +85° С

RISC-ядро

• 5-ти ступенчатый 32-х разрядный конвейер

• 32-х и 64-х разрядные команды (обычно выполняется две операции в одной команде)

• два адресных регистра, адресное пространство 16 Гбайт

• два 64-х разрядных программируемых интерфейса с SRAM/DRAM разделяемой памятью

• формат данных: 32-х разрядные целые

• регистры:

> восемь 32-х разрядных регистров общего назначения

> восемь 32-х разрядных адресных регистров

> регистры управления и состояния

· два высокоскоростных коммуникационных порта, аппаратно совместимых с TMS320C4xэ

Векторный сопроцессор

§ переменная 1 -64-х разрядная длина векторных операндов и результатов

§ формат данных: целые числа, упакованные в 64-х разрядные блоки, в форме слов переменной длины от 1-го до 64-х разрядов каждое

§ поддержка векторно-матричных и матрично-матричных операций

§ два типа функции насыщения на кристалле

§ три внутренних 32X64 разрядных RAM-блока

NeuroMatrix® NM6403 TIM

NMT6403 - первый TIM-модуль, разработанный на базе нейропроцессора NeuroMatrix® NM6403. Модуль соответствует известному стандарту по проектированию TIM-модулей фирмы Texas Instrument. Содержит один процессор NM6403, к шинам которого подключены микросхемы памяти: 32 Мбайта DRAM (или 4 Мслов), 1 Мбайт SRAM и 1 Мбайт FLASH. Два коммуникационных порта подсоединены к разъему J1 TIM-модуля. Предусмотрен режим загрузки процессора как с компорта, так и из FLASH ID/Boot ROM.

Основные характеристики:

1. Вычислительный TIM-модуль;

2. Один процессор NM6403;

3. DRAM - 32 Мбайта;

4. SRAM-1 Мбайт;

5. FLASH - 1 Мбайт;

6. 50 MIPS, 1.2 GMACS (на частоте 50 МГц);

7. Напряжения питания - +З.ЗВ и +5В;

8. Максимальная потребляемая мощность - 4 Вт.

Области применения:

1. Мультипроцессорные DSP системы;

2. Нейросетевые акселераторы;

3. Матричные акселераторы;

4. Системы обработки изображений;

5. Телекоммуникационные системы.

Технические характеристики:

1. TIM-модуль размером 1 слот;

2. Хост-система: Windows 3.1, Windows 95/98/NT;

3. Количество процессоров: 1;

4. Тактовая частота: 50 МГц;

5. Размер платы: 107x63,5 мм;

6. Программное обеспечение: NeuroMatrix® NM6403 SDK, библиотеки.

Техническое описание

NMT403 представляет собой стандартный TIM-модуль с процессором NM6403. Функциональная схема модуля приведена на рис 2.

Рис. 2. Функциональная схема TIM-модуля

FLASH

Модуль NMT403 содержит энергонезависимую программируемую FLASH-память объемом 1 Мбайт и организацией 128Кх64, FLASH-память подключена к глобальной шине процессора, доступна при обращении по адресам С000000 - C003FFFF. Запись информации в память возможна только при установленном замыкателе J4, запись в ВООТ-блок FLASH-памяти осуществляется только при установленном в положение "1" замыкателе J5. Начальная загрузка процессора может осуществляться из FLASH-памяти или с компорта. Загрузка процессора через компорт производится при установленном в положение "1" замыкателе J3.

DRAM

На локальной шине процессора NM6403 в качестве банка 1 используется динамическая память объемом 32 Мбайта и организацией 4Мх64. Обмен с памятью в пределах одной страницы осуществляется за 3 такта, в разных страницах - за 5 тактов.

SRAM

На глобальной и локальной шинах процессора NM6403 в качестве банка О используется статическая память объемом 512 Кбайт и организацией 64Кх64, реализованная на микросхемах фирмы Motorola MCM6323A с временем выборки 10 нсек. Такое быстродействие позволяет процессору осуществлять обмен с памятью за 1 такт. Конструкция платы обеспечивает возможность расширения объема статической памяти до 2 Мбайт при использовании микросхем со стандартной цоколевкой.

Распределение памяти

Замыкатели

Установки трех замыкателей в соответствующее положение определяет конфигурацию модуля:

Табл. 1. Разъемы и соединители модуля NMT403

Основные технические характеристики

NM6403 представляет собой высокопроизводительный микропроцессор с элементами VLIW и SIMD архитектур. В его состав входят устройства управления, вычисления адреса и обработки скаляров, а также узел для поддержки операций над векторами с элементами переменной разрядности. Кроме того, имеются два идентичных программируемых интерфейса для работы с внешней памятью различного типа, а также два коммуникационных порта, аппаратно совместимых с портами ЦПС TMS320C4x, для возможности построения многопроцессорных систем.

Внешние шины (глобальная и локальная), подключенные через программируемые интерфейсы: GMI - интерфейс глобальной шины; LMI - интерфейс локальной шины. Процессор NM6403 может обращаться через глобальную и локальную шину к двум внешним памятям, каждая из которых содержит до двух банков, различающихся типом и временными параметрами. Внутри NM6403 каждый из интерфейсов соединен соответственно с шиной глобального адреса (GLOBAL ADDRESS BUS) и шиной локального адреса (LOCAL ADDRESS BUS), а также с двумя шинами для ввода данных и команд (INPUT WEIGHT BUS и INPUT INSTRUCTION BUS), шиной вывода данных (OUTPUT DATA BUS). Специфика функционального использования шин команд INPUT WEIGHT BUS и INPUT INSTRUCTION BUS для передачи данных и команд рассматривается далее. Шины команд INPUT WEIGHT BUS, INPUT INSTRUCTION BUS, OUTPUT DATA BUS, LOCAL ADDRESS BUS и GLOBAL ADDRESS BUS образуют группу шин, называемую внутренними шинами процессора NM6403.

RISC-ядро (RISC-core) содержит 8 32-х разрядных адресных регистра , 8 32-х разрядных регистров общего назначения, счетчик адреса программы и слово состояния программы, два функциональных устройства адресных вычислений, функциональное устройство для выполнения операций над скалярами, два таймера, а также регистры управления и состояния. RISC-ядро производит вычисления со скалярами и адресные вычисления, которые могут задаваться явно соответствующими командами адресной арифметики, а также неявно, в командах обработки векторов.

Векторный узел (Vector unit) включает 3 блока внутренней памяти, каждый из которых содержит 32 64-разрядных слова, набор специальных регистров управления, а также функциональное устройство с настраиваемой на разрядность операндов структурой для выполнения матричных операций.

Сопроцессор прямого доступа к памяти ( DMA coprocessor) с двумя коммуникационными портами (Port0 и Port1) для обмена по двунаправленным байтовым линкам (Link0 и Link1). Прием и выдачу информации по линкам можно выполнить только через внешнюю память по схеме “внешняя память” ->Link или Link->“внешняя память”.

Устройство управления (Control unit) задаёт и контролирует правильность конвейерного выполнения команд, осуществляет арбитраж использования внутренних и внешних шин, обслуживает внутренние и внешние прерывания. Всего имеется 9 прерываний - 1 внешнее и 8 внутренних.

Cпецифика использования шин INPUT WEIGHT BUS и INPUT INSTRUCTION BUS состоит в том, что они обе используются как для передачи данных, так и для передачи команд. В RISC- ядре и векторном узле, сопроцессоре прямого доступа к памяти эти шины используются следующим образом:

RISC-ядро - INPUT WEIGHT BUS - передача данных и команд, INPUT INSTRUCTION BUS- преимущественно передача команд;

Векторный узел- INPUT WEIGHT BUS - передача данных- весовых коэффициентов и команд, INPUT INSTRUCTION BUS - передача данных и команд;

Процессор прямого доступа к памяти - INPUT WEIGHT BUS передача данных и команд, INPUT INSTRUCTION BUS - передача данных и команд.

Организация памяти

Процессор NM6403 использует 32-разрядный вычисляемый адрес при обращении во внешнюю память, причём обмен происходит по 32 или 64 разряда. Таким образом, доступное адресное пространство равно 16 Гбайт. Оно делится на две равные части - локальное и глобальное (см. Рис. 2-2). Если старший разряд адреса равен нулю, идёт обращение к локальной памяти, если единица - к глобальной. Младший разряд вычисляемого адреса используется при доступе к 32-разрядным данным: если он равен нулю, используется младшая часть памяти (разряды 31 - 0), если единица - старшая (разряды 63 - 32). При обращении за 64-разрядными данными или при выборке команд он игнорируется. Обмен 32-разрядными данными с внешней памятью производится только скалярными командами, если в качестве источника или приёмника в них указан 32-разрядный регистр. В случае, когда это 64-разрядный регистр или когда обмен задаётся векторной командой, используются соответственно 64-разрядные данные. Выборка команд из памяти всегда осуществляется по 64 разряда, хотя процессор NM6403 работает как с 32-, так и 64-разрядными командами. Это накладывает определённые ограничения на расположение команд в памяти: все 64-разрядные команды, а также адреса, по которым осуществляется переход, должны быть выровнены по чётному адресу. В случае выборки одновременно двух 32-разрядных команд первой будет выполняться команда, находящаяся в младшей половине 64-разрядного слова. Отличие глобальной и локальной памяти связано кроме адресации с состоянием шин процессора NM6403, через которые эти памяти подключены, после системного сброса. Шина локальной памяти после сигнала сброса принадлежит процессору NM6403, а шина глобальной памяти - не принадлежит. Такая несимметричность сделана для упрощения мультипроцессорной работы.

В проекте взаимодействие PCI контроллера с процессорами осуществляется следующим образом: входные данные поступают на Link порты процессоров, далее происходит некая обработка данных процессорами, результаты обработки записываются в память (статическую либо динамическую). Память является общей для процессоров и PCI контроллера. После того, как процессор закончит запись данных в область памяти, PCI контроллер может считать эти данные и передать их на шину PCI. В операционной системе память модуля является областью данных с фиксированным диапазоном адресов. Поскольку при разработке предполагалась передача данных в режиме реального времени, то запись данных процессорами осуществляется по принципу ping-pong. Для каждого процессора организовано две области памяти. Сначала процессор пересылает фиксированное число данных в одну область памяти, другая в этот момент считывается, затем наоборот. Естественно скорость приема данных в данном случае целиком зависит от быстродействия ПЭВМ (далее HOST машина). Данные записываются в память модуля только в том случае, если один из банков памяти, приходящихся на процессор NM считан HOST машиной.

Шины расширения ввода-вывода являются средствами подключения системного уровня: они позволяют адаптерам и контроллерам периферийных устройств непосредственно использовать системные ресурсы компьютера -- пространство адресов памяти и ввода-вывода, прерывания, прямой доступ к памяти. Устройства, подключенные к шинам расширения, могут и сами управлять этими шинами, получая доступ к остальным ресурсам компьютера. Шины расширения механически реализуются в виде слотов (щелевых разъемов) или штырьковых разъемов; для них характерна малая длина проводников, то есть они сугубо локальны, что позволяет достигать высоких скоростей работы. Эти шины могут и не выводиться на разъемы, а использоваться для подключения устройств в интегрированных системных платах. В истории шин расширения ПК насчитывается уже 3 поколения.

К первому поколению относится ISA -- асинхронная параллельная шина с низкой пропускной способностью (единицы мегабайт в секунду), не имеющая средств обеспечения надежности обмена и автоконфигурирования.

Второе поколение началось с шины EISA (а также МСА), за которой последовали шина PCI и ее расширение PCI-X. Это поколение параллельных синхронных надежных шин со средствами автоконфигурирования. Имеются варианты, снабженные возможностью «горячего» подключения-отключения. Скорость передачи достигает единиц гигабайт в секунду. Для подключения большого числа устройств применяется иерархическое объединение шин с помощью мостов в древовидную структуру.

Для третьего поколения (шина PCI Express, она же 3GIO. Hyper Transport, Advanced Switching и InfiniBand) характерен переход от шин к двухточечным соединениям с последовательным интерфейсом: средством объединения множества абонентов являются «коммутационные фабрики». По сути, третье поколение расширения ввода-вывода приближается к сугубо локальным (в пределах системной платы) сетям.

В современных компьютерах основной шиной расширения пока является шина PCI и ее расширение PCI-X; ее дополняет порт AGP. Намечается переход на PCI Express -- это средство подключения графического адаптера постепенно вытесняет AGP. Шина ISA из настольных компьютеров уходит, но она сохраняет свои позиции в промышленных и встраиваемых компьютерах как в традиционном слотовом варианте, так и в «бутербродном» варианте PC/104

Таблица. Сравнительные характеристики шин расширения

PCI - синхронные параллельные шины расширения ввода-вывода, обеспечивающие надежный высокопроизводительный обмен и автоматическое конфигурирование устройств.

Шина PCI позволяет объединять одноранговые устройства. Любое устройство шины может выступать как в роли инициатора транзакций (задатчика), так и в роли целевого устройства. Целевое устройство отвечает на задачи, адресованные к его ресурсам (областям памяти и портам ввода-вывода). Ядро компьютера (центральный процессор и память) для шины PCI также представляется устройством -- главным мостом. В задачах к устройству PCI, инициированных центральным процессором, главный мост является задатчиком. В задачах от устройств PCI, обращающихся к ядру (к системной памяти), главный мост является целевым устройством. Право на управление шиной в любой момент времени дается лишь одному устройству данной шины; арбитраж запросов на управление шиной осуществляется централизованным способом. Арбитр, как правило, является частью моста.

Важной частью шины PCI является система автоматического конфигурирования; конфигурирование выполняется каждый раз при включении питания и инициализации системы. Специальное конфигурационное ПО позволяет обнаружить и идентифицировать все установленные устройства, а также выяснить их потребности в ресурсах (областях памяти, адресах ввода-вывода, прерываниях). Спецификация PCI требует от устройств способности перемещать все занимаемые ресурсы (области в пространстве памяти и ввода-вывода) в пределах доступного адресного пространства. Это позволяет обеспечить бесконфликтное распределение ресурсов для множества устройств. Одно и то же функциональное устройство может быть сконфигурировано по-разному, отображая свои операционные регистры либо на пространство памяти, либо на пространство адресов ввода-вывода. Драйвер может определить текущую настройку, прочитав содержимое регистра базового адреса устройства. Драйвер также может определить номер запроса на прерывание, который используется устройством. Для конфигурирования устройств существует специальный набор функций PCI BIOS.

Для обращений к пространству памяти используется 32- или 64-битная адресация, причем разрядность адресации не зависит от разрядности шины. Таким образом, шина позволяет адресовать до 2³² (4 Гбайт) или 2⁶⁴ (более 1,8 х 10¹⁹) байт памяти. На шине PCI фигурирует физический адрес памяти. Для адресации портов ввода-вывода используется 32-битная адресация. В системе

Обращения к регистрам и памяти устройств PCI выполняются командами шины PCI. Команды может подавать любой инициатор -- как хост (главный мост) по командам центрального процессора, так и рядовое устройство PCI. Возможность распространения ряда команд зависит от взаимного расположения инициатора и целевого устройства на ветвях дерева шин PCI. Однако хост может безусловно подать любую команду любому устройству PCI. Только хост всегда имеет доступ к конфигурационным регистрам всех устройств (и мостов), поэтому он и должен заниматься конфигурированием. После конфигурирования любое устройство PCI может безусловно обратиться к системной памяти, то есть реализовать прямой доступ к памяти (DMA).

Обмен информацией по шинам PCI организован в виде транзакций -- логически завершенных операций обмена. В каждой транзакции выполняется одна команда -- как правило, чтение или запись данных по указанному адресу. Транзакция начинается с фазы адреса, в которой инициатор задает команду и целевой адрес. Далее могут следовать фазы данных, в которых одно устройство (источник данных) помещает данные на шину, а другое (приемник) их считывает. Транзакции, в которых присутствует множество фаз данных, называются пакетными. Есть и одиночные транзакции (с одной фазой данных). Транзакция может завершиться и без фаз данных, если целевое устройство (или инициатор) не готово к обмену.

Декларируемая высокая пропускная способность шины достигается только в длинных пакетных циклах, однако пакетные циклы выполняются далеко не всегда. Процессор общается с устройствами PCI инструкциями обращения к памяти или вводу-выводу через главный мост, который шинные транзакции процессора транслирует в транзакции шины PCI. Поскольку у процессоров х86 основные регистры 32-битные, то одна инструкция порождает транзакцию с устройством PCI, в которой передается не более 4 байт данных, что соответствует одиночной передаче. Однако при записи массива данных в устройство PCI (передача с последовательно нарастающим адресом) мост может пытаться организовать пакетные циклы. Пакетные циклы записи можно наблюдать, например, передавая массив данных из ОЗУ в устройство PCI. Однако если пересылка данных организуется директивой языка высокого уровня, которая ради универсальности работает гораздо сложнее вышеприведенных ассемблерных примитивов, транзакции, скорее всего, будут уже одиночными. Что касается чтения из устройства PCI, то здесь пакетный режим организовать сложнее. Посмотреть, каким образом происходит обращение к устройству, несложно при наличии осциллографа: в одиночных транзакциях сигнал активен в течение всего одного такта, в пакетных он длиннее. Стремиться к пакетной передаче транзакций записи стоит только в том случае, если устройство PCI поддерживает пакетные передачи в ведомом режиме. Если это не так, попытка пакетной передачи приведет даже к потере производительности.

При одиночных транзакциях на стандартной шине PCI достижима максимальная скорость чтения 33 Мбайт/с, скорость записи может достигать 66 Мбайт/с. Скорость, соизмеримую с максимальной пиковой, можно получить только при пакетных передачах. При длине пакета 16 байт (4 фазы данных) достижима скорость чтения 76 Мбайт/с и скорость записи 106,6 Мбайт/с. При шестнадцати фазах данных скорость чтения может достигать 112 Мбайт/с, а записи -- 125 Мбайт/с. В этих выкладках не учитываются потери времени, связанные со сменой инициатора.

Итак, для выхода на максимальную производительность обмена устройства PCI сами должны быть ведущими устройствами шины, причем способными генерировать пакетные циклы. Радикально повысить пропускную способность позволяет переход на частоту 66 МГц и разрядность 64 бита, что обходится недешево. Для того чтобы на шине могли нормально работать устройства, критичные ко времени доставки данных, не следует пытаться выжать» из шины ее декларированную полосу пропускания полностью. Перегрузка шины может привести, например, к потере пакетов из-за несвоевременности доставки данных.

Говоря о пропускной способности шины и эффективной скорости обмена с устройствами PCI, следует помнить об издержках, вносимых дополнительными мостами PCI/PCI. Устройство, находящееся на дальней шине, получит меньшую пропускную способность, чем находящееся сразу за главным мостом устройство. Это обусловлено механизмом работы моста - транзакции через мост выполняются поэтапно.

В проекте LINK порты процессоров являются 8-ми битными. Заявленная максимальная скорость передачи составляет 20 Мбайт/сек. (Однако путем многочисленных опытов была определена устойчивая скорость 13 Мбайт/сек). Порты являются асинхронными и двунаправленными с управлением по арбитражной шине, что предполагает использование контроллера портов. С целью совместимости и универсальности использования устройства было принято решение об использовании дополнительного устройства стыковки модуля МЦ 4.01 с внешними регистрируемыми устройствами. Поскольку разрядность регистрируемых данных по исходному заданию должна быть не менее 12, к тому же устройство стыковки должно содержать в себе 2 контроллера LINK портов, то разумным решением является использование ПЛИС.

Модуль цифровой обработки сигналов МЦ4.01

· два RISC/DSP процессора NM6403

· масштабируемая производительность

· от 80 до 23.000 ММАС

· обработка данных переменной разрядности от 1 до 64бит

· системная шина PCI (slave)

· четыре высокоскоростных коммуникационных порта

ОСНОВНЫЕ ХАРАКТЕРИСТИКИ

§ Количество процессоров NM6403: 2

§ Тактовая частота:40 МГц

§ Напряжение питания: 5,0 / 3,3 В

§ Мощность потребления не более 10 Вт

§ Память:

- Общее ОЗУ статического типа 2 Мбайта

- Общее ОЗУ динамического типа 64 Мбайта

§ Исполнение :

- Системная шина PCI, версия 2.1

- Габаритные размеры 175X106

§ Ввод-вывод:

- 4 коммуникационных порта с темпом обмена до 20Мбайт/с каждый

- Шина PCI до 132 Мбайт/с

§ Производительность:

- Скалярные операции над 32-х разрядными данными до 240MOPS

- Векторные операции над 8-ми разрядными данными до 1.900ММАС

Модуль предназначен для функционирования в составе ПЭВМ с системной шиной PCI для решения широкого класса задач, связанных с обработкой оцифрованных сигналов и изображений.

Модуль содержит два 64-разрядных процессора NM6403 с локальными блоками статической (0,5 Мбайта) и динамической (32 Мбайта) памяти каждый, и два блока разделяемой статической памяти (по 0,5 Мбайта), доступных для записи и чтения как со стороны обоих процессоров, так и со стороны шины PCI.

На внешние разъемы платы выведены четыре коммуникационных порта, аппаратно совместимых с портами сигнального процессора TMS320C4x. Соединение коммуникационных портов нескольких модулей позволяет создавать мультипроцессорные системы различной конфигурации.

Со стороны шины PCI модуль виден как 32-х разрядное ведомое устройство в пространстве адресов ввода-вывода.

Базовое программное обеспечение (БПО) процессора NM6403 обеспечивает полный цикл разработки и отладки прикладных программ.

В состав БПО входят:

компилятор Си++,

ассемблер,

редактор связей,

программный эмулятор,

символьный отладчик,

библиотекарь объектных файлов,

библиотека загрузки и обмена,

набор системных и прикладных библиотек.
Программный драйвер модуля поддерживает его работу под управлением операционных систем Windows® 95, Windows® NT и LINUX.

PCI-модуль NeuroMatrix® МЦ4.01 (NM1)

2х-процессорный встраиваемый PCI-модуль МЦ4,01 (NM1) цифровой обработки сигналов производства НТЦ "Модуль " предназначен для решения различных задач нейронными и нейроподобными алгоритмами, а также задач цифровой обработки сигналов и ускорения векторно-матричных вычислений. Модуль выполнен на спроектированных и разработанных в НТЦ цифровых сигнальных процессорах NeuroMatrix® NM6403 и представляет собой одноплатный нейроускоритель.

МЦ4.01 предназначен для функционирования в составе ПЭВМ с системной шиной PCI. Конструктивно выполнен в виде платы, вставляемой в стандартный слот.

Нейроускоритель содержит:

два нейропроцессора NM6403;

от 2 до 8 Мбайт статической памяти (SRAM);

64 Мбайта динамической памяти (EDO DRAM);

четыре внешних ком. порта с темпом обмена 20 Мбайт/сек каждый.

Производительность:

Ш Векторные операции 1.9 миллиарда операций с байтовыми операндами в секунду

Ш Скалярные операции до 320 миллионов операций в секунду

Конструктив: стандарт PCI (версия 2-1) с темпом обмена да 132 Мбайт/сек.

Поскольку 2-х процессорный модуль МЦ4.01 применяется в том числе и для обработки видеоизображений, то для оцифровки полного видеосигнала (низкочастотного) служит плата, также изготавливаемая НТЦ "Модуль ".

2.2 Описание структурной функциональной схемы стенда

В состав стенда входят:

· Исследуемое устройство;

· Импульсный источник постоянного тока от ПЭВМ;

· Блок питания исследуемого устройства;

· Опорный генератор ВЧ;

· ПЭВМ с модулем приема данных МЦ 4.01;

· Коммутационная плата;

· Соединительные кабели и жгуты.

Стенд состоит из пульта, ПЭВМ с соответственно входящим в него PCI-модулем приема данных МЦ 4.01, опорного генератора, который выдаёт тактовую серию и подключаемого устройства к пульту. Опорная серия с тактового генератора подаётся на пульт , где она поступает на ПЛИС. ПЛИС вырабатывает синхросигналы, которые управляют исследуемым устройством. Эти серии подаются на исследуемое устройство. При подаче тактовых серий устройство начинает работать, т.е. выдавать некие сигналы - данные. Поскольку мы можем управлять этим устройством, соответственно мы можем принимать эти сигналы пультом. В пульте мы переупаковываем их в нужный вид, понятный процессору, который стоит в модуле приема данных МЦ 4.01. Соответственно по двум LINK-портам данные передаются на PCI-плату и далее программой данные забираются, обрабатываются и выводятся на экран.

Таким образом, имея некий проект ПЛИС, касающийся конкретного устройства, мы можем принимать данные, меняя соответственно частоту опорного генератора и изменяя некий сигнал управления конфигурациями, мы можем подключать и исследовать множество устройств.

3. Разработка аппаратной части

3.1 Выбор элементной базы

В течение последних лет, когда для многих разработчиков аппаратуры ЦОС стало ясно, что программируемые логические интегральные схемы (ПЛИС) - это удобная в освоении и применении элементная база, альтернативы которой зачастую не найти. Последние годы характеризуются резким ростом плотности упаковки элементов на кристалле, многие ведущие производители либо начали серийное производство, либо анонсировали ПЛИС с эквивалентной емкостью более 1 миллиона логических вентилей. Цены на ПЛИС (к сожалению, только лишь в долларовом эквиваленте) неуклонно падают.

Приведем известную классификацию ПЛИС по структурному признаку, т.к. она дает наиболее полное представление о классе задач, пригодных для решения на той или иной ПЛИС. Следует заметить, что общепринятой оценкой логической емкости ПЛИС является число эквивалентных вентилей, определяемое как среднее число вентилей 2И-НЕ, необходимых для реализации эквивалентного проекта на ПЛИС и базовом матричном кристалле (БМК). Понятно, что эта оценка весьма условна, поскольку ПЛИС не содержат вентилей 2И-НЕ в чистом виде, однако для проведения сравнительного анализа различных архитектур она вполне пригодна. Основным критерием такой классификации является наличие вид и способы коммутации элементов логических матриц. По этому признаку можно выделить следующие классы ПЛИС.

Программируемые логические матрицы - наиболее традиционный тип ПЛИС, имеющий программируемые матрицы “И” и “ИЛИ” В зарубежной литературе соответствующими этому классу аббревиатурами являются FPLA (Field Programmable Logic Array} и FPLS (Field Programmable Logic Sequencers). Недостаток такой архитектуры - слабое использование ресурсов программируемой матрицы “ИЛИ”, поэтому дальнейшее развитие получили микросхемы, построенные по архитектуре программируемой матричной логики (Зарубежная аббревиатура - PAL от Programmable Array Logic) - это ПЛИС, имеющие программируемую матрицу “И” и фиксированную матрицу “ИЛИ”. К этому классу относится большинство современных ПЛИС небольшой степени интеграции. В качестве примеров можно привести отечественные ИС КМ1556ХП4, ХП6, ХП8, ХЛ8, ранние разработки (середина -- конец 80-х годов) ПЛИС фирм «Intel». «Altera», «AMD», «Lattice» и др. Разновидностью класса ПМЛ являются ПЛИС, имеющие только одну (программируемую) матрицу «И», например, схема 85С508 фирмы «Intel», Следующий традиционный тип ПЛИС -- программируемая макрологика. Они содержат единственную программируемую матрицу «И-НЕ» или «ИЛИ-НЕ», но за счет многочисленных инверсных обратных связей способны формировать сложные логические функции. К этому классу относятся, например, ПЛИС PLHS501 и PLHS502 фирмы «Signetics», имеющие матрицу «И-НЕ», а также схема XL78C800 фирмы «Exel», основанная на матрице «ИЛИ-НЕ».

Вышеперечисленные архитектуры ПЛИС, содержащие небольшое число ячеек, к настоящему времени морально устарели и применяются для реализации относительно простых устройств, для которых не существует готовых ИС средней степени интеграции. Естественно, для реализации алгоритмов ЦОС они не пригодны.

ИС ПМЛ (PLD) имеют архитектуру, весьма удобную для реализации цифровых автоматов. Развитие этой архитектуры -- программируемые коммутируемые матричные блоки (ПКМБ) -- это ПЛИС, содержащие несколько матричных логических блоков (МЛБ), объединенных коммутационной матрицей. Каждый МЛБ представляет собой структуру типа ПМЛ, т. е. программируемую матрицу «И», фиксированную матрицу «ИЛИ» и макроячейки. ПЛИС типа ПКМБ, как правило, имеют высокую степень интеграции (до 10000 эквивалентных вентилей, до 256 макроячеек). К этому классу относятся ПЛИС семейства МАХ5000 и МАХ7000 фирмы «Altera», схемы ХС7000 и ХС9500 фирмы «Xilinx», а также большое число микросхем других производителей («Atmel», «Vantis», «Lucent» и др.). В зарубежной литературе они получили название Complex Programmable Logic Devices (CPLD).

Другой тип архитектуры ПЛИС -- программируемые вентильные матрицы (ПВМ), состоящие из логических блоков (ЛБ) и коммутирующих путей -- программируемых матриц соединений. Логические блоки таких ПЛИС состоят из одного или нескольких относительно простых логических элементов, в основе которых лежит таблица перекодировки (ТП -- Look-Up Table, LUT), программируемый мультиплексор, D-триггер, а также цепи управления. Таких простых элементов может быть достаточно большое количество, у современных ПЛИС емкостью до 1 миллиона вентилей число логических элементов достигает нескольких десятков тысяч. За счет такого большого числа логических элементов они содержат значительное число триггеров, а также некоторые семейства ПЛИС имеют встроенные реконфигурируемые модули памяти (РМП -Embedded Array Block - EAB), что делает ПЛИС данной архитектуры весьма удобным средством реализации алгоритмов цифровой обработки сигналов, основными операциями в которых являются перемножение, умножение на константу, суммирование и задержка сигнала. Вместе с тем, возможности комбинационной части таких ПЛИС ограничены, поэтому совместно с ПВМ применяют ПКМБ (CPLD). В зарубежной литературе такие ПЛИС получили название Field Programmable Gate Array.

Множество конфигурируемых логических блоков (Configurable Logic Blocks, CLBs) объединяются с помощью матрицы соединений. Характерными для FPGA архитектур являются элементы ввода-вывода (Input/Output Blocks, lOBs), позволяющие реализовать двунаправленный ввод/вывод, третье состояние и т. п.

Особенностью современных ПЛИС является возможность тестирования узлов с помощью порта JTAG (B-scan), а также наличие внутреннего генератора (Osc) и схем управления последовательной конфигурацией.

Фирма «Altera» пошла по пути развития FPGA архитектур и предложила в семействе FLEX1ОК так называемую двухуровневую архитектуру матрицы соединений. Логические элементы (ЛЭ) объединяются в группы -- логические блоки (ЛБ). Внутри логических блоков ЛЭ соединяются посредством локальной программируемой матрицы соединений, позволяющей соединять любые ЛЭ. Логические блоки связаны между собой и с элементами ввода-вывода посредством глобальной программируемой матрицы соединений (ГПМС). Локальная и глобальная матрицы соединений имеют непрерывную структуру -- для каждого соединения выделяется непрерывный канал.

Дальнейшее развитие архитектур идет по пути создания комбинированных архитектур, сочетающих удобство реализации алгоритмов ЦОС на базе таблиц перекодировок и реконфигурируемых модулей памяти, характерных для FPGA структур и многоуровневых ПЛИС с удобством реализации цифровых автоматов на CPLD архитектурах. Так, ПЛИС АРЕХ20К фирмы «Altera» содержат в себе логические элементы всех перечисленных типов, что позволяет применять ПЛИС как основную элементную базу для «систем на ' кристалле» (System-On-Chip, SOC). В основе идеи SOC лежит интеграция всей электронной системы в одном кристалле (например, в случае ПК такой чип объединяет процессор, память и т. д.). Компоненты этих систем разрабатываются отдельно и хранятся в виде файлов параметризируемых модулей. Окончательная структура SOC-микросхемы выполняется на базе этих «виртуальных компонентов» с помощью программ систем автоматизации проектирования (САПР) электронных устройств EDA (Electronic Design Automation). Благодаря стандартизации в одно целое можно объединять «виртуальные компоненты» от разных разработчиков.

Наша задача заключается в выборе такой элементной базы , которая позволила бы нам выполнить данное техническое задание с учётом всех технических требований. При выборе элементной базы нашего устройства будем руководствоваться следующими критериями:

· быстродействие;

· логическая емкость, достаточная для реализации алгоритма;

· стоимость оборудования для программирования ПЛИС или конфигурационных ПЗУ;

· наличие методической и технической поддержки;

· потребление энергии;

· отсутствие требований к радиационной стойкости;

· стоимость микросхем.

Таким образом, реализация устройства на микросхемах будет достаточно сложна и не дешева из-за своей громоздкости, потребляемой мощности, отсутствия возможности программирования и затрат на производство. Реализация устройства на микропроцессоре также нецелесообразна, поскольку при использовании микропроцессора будет тратиться достаточно много времени для обращения к внешней памяти для считывания выполняемой программы и данных.

Альтернативой микросхемам и микропроцессору в данном случае может послужить ПЛИС. Учитывая данные критерии отбора, для реализации блока памяти БПФ остановимся на элементной базы фирмы «Altera» и САПР ALTERA MAX+II 10.0 BASELINE, поскольку САПР фирмы Altera гораздо более доступны для пользователей, нежели, например, аналогичные САПР Xilinx. Наличие качественных САПР и общепринятых индустриальных стандартов (JTAG) даёт возможность конфигурирования микросхем ПЛИС напрямую из САПРа, что делает процесс проектирования удобным, быстрым, обеспечивает возможность переноса проекта на различные микросхемы ПЛИС, причем процесс разработки аппаратно независим. Сделаем свой выбор в пользу семейства микросхем серии FLEX10K, поскольку данное семейство микросхем по заявлению разработчиков специально предназначено для ЦОС и является достаточно высокопроизводительным.

ПЛИС семейств FLEX10K, FLEX10KA, FLEX10KE являются на данный момент, пожалуй, самой популярной элементной базой для реализации алгоритмов ЦОС, построения сложных устройств обработки данных и интерфейсов. Это объясняется тем, что благодаря большой логической емкости, удобной архитектуре, включающей встроенные блоки памяти (EAB, Embedded Array Block), достаточно высокой надежности и удачному соотношению цена - логическая емкость данные ПЛИС удовлетворяют разнообразным требованиям, возникающих у разработчика как систем ЦОС, так и устройств управления, обработки данных и т.п.

В настоящее время выпускаются ПЛИС семейств FLEX10K с напряжением питания 5 В, FLEX10KА (V) с напряжением питания 3.3 В и FLEX10KЕ с напряжением питания 2.5 В. Кроме того, ПЛИС семейства FLEX10KЕ имеют емкость встроенного блока памяти 4096 бит в отличие от ПЛИС остальных семейств, имеющих емкость ЕАВ 2048 бит. Обобщенная функциональная схема ПЛИС семейства FLEX10K приведена на рис. 3.1. В основе архитектуры лежат логические блоки (ЛБ), содержащие 8 ЛЭ и локальную матрицу соединений. Глобальная матрица соединений разделена на строки и столбцы, имеет непрерывную структуру (Fast Track Interconnect). Посередине строки располагаются встроенные блоки памяти (EAB). Кроме того, имеются глобальные цепи управления, синхронизации и управления вводом-выводом.