Цифровое арифметико-логическое устройство, позволяющее выполнять операции вычитания двух чисел

Размещено на http://www.allbest.ru

Оглавление

Задание

Введение

Краткий обзор теории проектирования цифровых устройств

Техническая часть

Обоснование выбора схемотехнологии

Серии логических КМОП-микросхем зарубежного производства

Серии логических КМОП-микросхем отечественного производства

Структурная схема устройства

Функциональная схема устройства

Список используемых микросхем

Описание используемых микросхем: назначение и основные параметры

Шифратор приоритетов 10-4 (1564ИВ3)

RS-триггер (561ТР2)

Четыре логических элемента 2И-НЕ (Микросхема 1554ЛА3)

Четыре логических элемента "И" (1554ЛИ1)

Четыре логических элемента "ИЛИ" (1554ЛЛ1)

Четыре логических элемент "НЕ" (1554ЛН1)

Восьмиразрядный управляемый по фронту регистр с параллельным вводом-выводом данных с тремя состояниями на выходе (1554ИР23)

Восьмиразрядный буферный регистр (1533ИР33)

4- разрядный двоично-десятичный сумматор (74HC583E)

4 - разрядный двоичный сумматор (54C83)

8 - разрядный буферный регистр с защелкой и инверсными трёхстабильными выходами (74HC563)

Четыре логических элемента "ИсключающееИЛИ" (4030BC)

Дешифратор возбуждение одноразрядного семисегментного жидкокристаллического индикатора (4055DIE1)

Краткое описание работы устройства

Схема перевода из прямого кода в обратный и наоборот

Расчет быстродействия

Расчет мощности потребления

Заключение

Список использованной литературы

Задание

Спроектировать вычислительное устройство для выполнения заданных функций в соответствии с техническим заданием:

Вариант №33

Разряд операндов 32

Арифметическая операция Z Y

Логическая операция Z= X ? Y

Ввод чисел с клавиатуры Десятичный

Суммарная мощность потребления, мВт 500

Быстродействие, нс 500

Режим работы Аппаратный



Введение

Цель работы -- научить самостоятельно решать конкретную техническую задачу по созданию устройств, выполняющих заданные функции и имеющих заданные технические характеристики. В работе предлагается провести функциональный и структурный синтез цифрового устройства с заданными техническими характеристиками. Необходимо не только разработать устройство и привести его структурную и принципиальную электрическую схемы, но также определить номенклатуру микросхем, на базе которых планируется функционирование данного устройства. Кроме того, в конце проектирования предполагается произвести расчет фактической мощности потребления данного устройства, а также его быстродействия.

Для достижения поставленной задачи требуется выполнить следующее:

изучить теорию по данной теме

разобраться в том, что должна делать схема и из каких функциональных элементов должна состоять

установить логику работы устройства

нарисовать структурную схему устройства

подобрать интегральные микросхемы, отвечающие заданным условиям

нарисовать принципиальную схему устройства

Следует уделить внимание грамотному выбору технологической базы микросхем, семейства и конкретных типов схем для реализации устройства.

Краткий обзор теории проектирования цифровых устройств

Известно два подхода к реализации логики управляющих автоматов (УА) - жесткая и гибкая логика управления. Жесткая логика предусматривает реализацию множества состояний автомата блоком памяти (БП) на запоминающих элементах (триггерах, регистрах), а функции выходов и переходов формируются комбинационной схемой (КС). Алгоритм функционирования УА в этом случае полностью определяется схемой соединения его элементов. Достоинством УА с жесткой логикой управления является максимально высокое быстродействие, определяемое используемой элементной базой. К недостаткам следует отнести большую трудоемкость проектирования, возрастание сложности структуры УА при усложнении алгоритма и отсутствие универсальности. Последнее свойство определяет, что УА проектируется под конкретную задачу и при изменении алгоритма работы устройство должно быть спроектировано заново.

Гибкая логика управления (программная реализация логики управления) предусматривает для реализации отдельных функций наличие хранимых в памяти программ, составленных из команд, каждая из которых, в свою очередь, определяет одну или несколько элементарных операций. Принцип программного управления, используемый повторно для реализации отдельных сложных операций как последовательности элементарных микроопераций, получил название принципа микропрограммного управления. За счет увеличения затрат времени в таких УА достигается определенная универсальность, т.к. изменение алгоритма функционирования осуществляется частичной или полной заменой программы (микрокоманды) без изменения структуры автомата. В свою очередь использование стандартной структуры значительно ускоряет и облегчает процесс проектирования УА, причем усложнение алгоритма увеличивает лишь объем программы, практически не влияя на объем оборудования УА.

В процессе разработки функциональных схем цифровых устройств отчетливо выделяются два характерных этапа. На первом этапе, который можно назвать структурным проектированием, заданный неформально алгоритм разработчик представляет в виде последовательности некоторых операторов, таких, как получение результата, счет, преобразование кода, передача информации. При этом он старается использовать ограниченный набор общепринятых операторов. При использовании этих операторов, как правило, алгоритм можно представить довольно небольшим их числом. Структура алгоритма становится обозримой, понятной, легко читаемой и однозначной. На основе полученной структуры алгоритма формулируются технические требования к схемам, реализующим отдельные операторы. По техническим требованиям в качестве функциональных узлов схемы можно применить либо готовые блоки в интегральном исполнении, либо, если таких микросхем в наличии нет, синтезировать их из более простых элементов. Подобный синтез первоначально производится при помощи алгебры логики, после чего по полученным функциям строится эквивалентная схема. Однако, как правило, синтезированные схемы хуже их аналогов в интегральном исполнении. К этому приводят следующие обстоятельства: большее время задержки, большие габариты, большее потребление энергии. Поэтому для результативного проектирования цифровых устройств разработчик должен уметь: выбрать наиболее приемлемый вариант решения поставленной задачи, работать с алгеброй логики, знать основные цифровые элементы и уметь их применять, по возможности знать наиболее простые и распространенные алгоритмы решения основных задач. Знание наиболее распространенных инженерных приемов в проектировании устройств позволит в будущем сразу воспользоваться готовой схемой, не занимаясь бесполезной работой. Необходимо заметить, что реализация схемы гораздо сложнее, чем простое решение задачи в алгебре логики и наборе полученной функции из логических элементов. В действительности даже, казалось бы, самые простые элементы необходимо включать по определенной схеме, знать назначения всех выводов. Необходимо знать, чем различаются элементы в пределах серии. Понимание внутренней логики микросхемы особенно важно именно для специалистов по автоматике и промышленной электронике, поскольку цифровые микросхемы изначально создавались для выполнения строго определенных функций в составе ЭВМ. В условиях автоматики и радиотехники они часто выполняют функции, не запланированные в свое время их разработчиками, и грамотное использование микросхем в этих случаях прямо зависит от понимания логики их работы.



Техническая часть

Обоснование выбора схемотехнологии

При проектировании вычислительного устройства необходимо учесть ограничение в 500нс на задержку распространения сигнала и 500 мВт на потребляемую мощность. Так как предельное значение задержки довольно велико, то можно использовать микросхемы ТТЛ, однако КМОП технология позволяет обеспечить наименьшую потребляемую мощность и задержку распространения сигнала.

Схемы КМОП в 1963 изобрёл Фрэнк Вонлас (FrankWanlass) из компании FairchildSemiconductor, первые микросхемы по технологии КМОП были созданы в 1968. Долгое время КМОП рассматривалась как энергосберегающая, но медленная альтернатива ТТЛ, поэтому микросхемы КМОП нашли применение в электронных часах, калькуляторах и других устройствах с батарейным питанием, где энергопотребление было критичным.

К 1990 году с повышением степени интеграции микросхем встала проблема рассеивания энергии на элементах. В результате технология КМОП оказалась в выигрышном положении. Со временем были достигнуты скорость переключения и плотность монтажа недостижимые в технологиях, основанных на биполярных транзисторах.

Ранние КМОП-схемы были очень уязвимы к электростатическим разрядам. Сейчас эта проблема в основном решена, но при монтаже КМОП-микросхем рекомендуется принимать меры по снятию электрических зарядов.

Для изготовления затворов в КМОП-ячейках на ранних этапах применялся алюминий. Позже, в связи с появлением так называемой самосовмещённой технологии, которая предусматривала использование затвора не только как конструктивного элемента, но одновременно как маски при получении сток-истоковых областей, в качестве затвора стали применять поликристаллический кремний.

Характеристики и параметры входов и выходов цифровых микросхем определяются прежде всего технологией и схемотехникой их внутреннего строения. Но для разработчика цифровых устройств любая микросхема представляет собой всего лишь "черный ящик", внутренности которого знать не обязательно. Ему важно только четко представлять себе, как поведет себя та или иная микросхема в данном конкретном включении, будет ли она правильно выполнять требуемую от нее функцию.

Наибольшее распространение получили две технологии цифровых микросхем:

ТТЛ (TTL) и ТТЛШ (TTLS) -- биполярная транзисторно-транзисторная логика и ТТЛ с диодами Шоттки;

КМОП (CMOS) -- комплементарные транзисторы со структурой "металл-окисел-полупроводник"

Рис. 1 Входной и выходной каскады микросхем КМОП

Различаются они типами используемых транзисторов и схемотехническими решениями внутренних каскадов микросхем. Отметим также, что микросхемы КМОП потребляют значительно меньший ток от источника питания, чем такие же микросхемы ТТЛ (или ТТЛШ) -- правда, только в статическом режиме или на небольших рабочих частотах. На рис. 1показан пример схемы входных и выходных каскадов микросхем, выполненных по технологии КМОП. Понятно, что точный учет всех эффектов в этих схемах, включающих в себя множество транзисторов, диодов и резисторов, крайне сложен, но обычно он просто не нужен разработчику цифровых схем.

На первом уровне представления (логическая модель) и на втором уровне представления (модель с временными задержками) о входах микросхем вообще ничего знать не нужно. Вход рассматривается как бесконечно большое сопротивление, никак не влияющее на подключенные к нему выходы. Правда, количество входов, подключенных к одному выходу, влияет на задержку распространения сигнала, но, как правило, незначительно, поэтому это влияние учитывается редко.

Даже на третьем уровне представления (электрическая модель) в большинстве случаев не нужно знать о внутреннем строении микросхемы, о схемотехнике входов. Достаточно считать, что при подаче на вход сигнала логического нуля из этого входа вытекает ток, не превышающий IIL, а при подаче сигнала логической единицы в этот вход втекает ток, не превышающий IIH. А для правильной логики работы микросхемы достаточно, чтобы уровень напряжения входного сигнала логического нуля был меньше UIL, а уровень напряжения входного сигнала логической единицы был больше UIH

Серии логических КМОП-микросхем зарубежного производства

На КМОП-транзисторах (CMOS):

4000 -- CMOS с питанием от 3 до 15В, 200 нс;

4000B -- CMOS с питанием от 3 до 15В, 90 нс;

74C -- аналогична серии 4000B;

74HC -- Высокоскоростная CMOS, по скорости аналогична серии LS, 12 нс;

74HCT -- Высокоскоростная, совместимая по выходам с биполярными сериями;

74AC -- Улучшенная CMOS, скорость в целом между сериями S и F;

74ACT -- Улучшенная CMOS, совместимая по выходам с биполярными сериями;

74AHC -- Улучшенная высокоскоростная CMOS, втрое быстрее HC;

74AHCT -- Улучшенная высокоскоростная CMOS, совместимая по выходам с биполярными сериями;

74ALVC -- с низким напряжением питания (1,65 -- 3,3В), время срабатывания 2 нс;

74AUC -- с низким напряжением питания (0.8 -- 2,7В), время срабатывания < 1,9 нс при Vпит=1,8В;

74FC -- быстрая CMOS, скорость аналогична F;

74FCT -- быстрая CMOS, совместимая по выходам с биполярными сериями;

74LCX -- CMOS с питанием 3В и 5В-совместимыми входами;

74LVC -- с пониженным напряжением (1,65 -- 3.3В) и 5В-совместимыми входами, время срабатывания < 5,5 нс при Vпит=3,3V, < 9 нс при Vпит=2,5В;

74LVQ -- с пониженным напряжением (3,3В);

74LVX -- с питанием 3,3В и 5В-совместимыми входами;

74VHC -- Сверхвысокоскоростная CMOS -- быстродействие сравнимо с S;

74VHCT -- Сверхвысокоскоростная CMOS, совместимая по выходам с биполярными сериями;

74G -- Супер-сверхвысокоскоростная для частот выше 1 ГГц, питание 1,65В -- 3,3В, 5В-совместимые входы;

BiCMOS

74BCT -- BiCMOS, TTL-совместимые входы, используется для буферов;

74ABT -- УлучшеннаяBiCMOS, TTL-совместимые входы, быстрее ACT и BCT;

Для более гибкого применения существует также серия от NXP(74LVC1G***) и TI (SN74LVC1G***), где всего 1 логический элемент в 5..6-ти пиновом корпусе, для конструкций с малым количеством разных элементов и минимальным размером платы. Например: 74LVC1G00GW SOT353-1 Single 2-Input Positive-AND Gate (NXP)

Серии логических КМОП-микросхем отечественного производства

На КМОП-транзисторах (CMOS):

164, 176 соответствуют серии 4000, но у 164 и 176 cерий напряжение питания 5…12 В (номинальное значение 9 В);

561 и 564 -- серии 4000A;

1554 -- серии 74AC;

1561 -- серии 4000B;

1564 -- серии 74HC;

1594 -- серии 74ACT;

5564 -- серии 74HCT;

5514БЦ - серия отечественных логических микросхем на основе БМК. Предназначенна для замены устаревших логических микросхем серий

564 , 1564 и их зарубежных аналогов.

Структурная схема устройства

Рис. 2. Структурная схема устройства

Функциональная схема устройства

Рис. 3. Функциональная схема устройства

Список используемых микросхем

Таблица 1. Сводная таблица

Микросхема	Наименование	Кол-во	Мощность потр., мВт	Задержка, нс
54НС147	Шифратор 10-4	1	0,4	68
1554ИР23	8-разрядный регистр	8	4,4	15,5
1533ИР33	8-разрядный буферный регистр	16	13,2	20
74НС563	8-разрядный буферный регистр с инверсными выходами	4	0,4	28
54С83	Двоичный сумматор	16	0,0025	100
74НС583	Двоично- десятичный сумматор	8	0,4	39
4055DIE1	Дешифратор возбуждения ЖКИ	8	0,002	100
561ТР2	4 RS триггера	2	1	60
561ЛП5	4 элемента "Исключающее ИЛИ"	8	0,04	135
1554ЛЛ1	Логический элемент "ИЛИ"	5	0,022	6,5
1554ЛН1	Логический элемент "НЕ"	72	0,022	6,5
1554ЛИ1	Логический элемент "И"	5	0,022	6,5
1554ЛА3	Четыре логических элемента 2И-НЕ	1	0,022	6,5



Описание используемых микросхем: назначение и основные параметры

Шифратор приоритетов 10-4 (1564ИВ3)

КМОП интегральная микросхема. Представляет собой шифратор приоритетов 10-4. Предназначена для использования в радиоэлектронной аппаратуре специального назначения.

Зарубежный прототип

* прототип 54НС147

Рис. 4. Микросхема 1564ИВ3

Микросхема представляет собой шифратор приоритетов десяти входов - четырех выходов и предназначен для преобразования сигналов в двоично-десятичный код.

Схема имеет девять информационных входов, так как состояние десятичного ноля не требует наличие входного сигнала. Ноль кодируется в том случае, когда все девять входов имеют высокий уровень. Активным для шифратора и на входе и на выходе является низкий уровень.

RS-триггер (561ТР2)

Цифровая микросхема серии КМОП.

Микросхемы К561ТР2А представляют собой четыре RS-триггера (асинхронных) с третьим состоянием на входе.

Зарубежный прототип

* прототип CD4043A

Рис. 5. Микросхема 561ТР2

Микросхема К561ТР2 содержит четыре RS-триггера, что удобно для накапливания 4-разрядных двоичных слов. Выходы каждой защелки имеют третье Z-состояние. Сигнал разрешения -- общий для четверки триггеров подается на вход E. Если на этом входе нулевой уровень, то выходы размыкаются (переходят в Z-состояние).

Каждый триггер состоит из RS-защелки (два инвертора ИЛИ),инвертора и ключа коммутации КК, который управляется от шин Е и Е, объединяющих все четыре канала. Триггер имеет два входа данных R и S. Все состояния триггерного канала сведены в таблицу. Низкие уровни на входах S и R не меняют состояние выхода Q. Если S = l и R = l, триггер эту информацию не защелкивает, но на выходе Q транслируется сигнал S = l (пока он присутствует).

Четыре логических элемента 2И-НЕ (Микросхема 1554ЛА3)

Зарубежный прототип

* прототип PD4011BC

Рис. 6. Микросхема 1554ЛА3

Четыре логических элемента "И" (1554ЛИ1)

Входы	Выход
D1	D2	Y
L	L	L
L	H	L
H	L	L
H	H	H

Рис. 7. Микросхема 1554ЛИ1

Четыре логических элемента "ИЛИ" (1554ЛЛ1)

Входы	Выход
D1	D2	Y
L	L	L
L	H	H
H	L	H
H	H	H

Рис. 8. Микросхема 1554ЛЛ1

Четыре логических элемент "НЕ" (1554ЛН1)

Вход	Выход
D	Y
L	H
H	L

Рис. 8. Микросхема 1554ЛН1

Восьмиразрядный управляемый по фронту регистр с параллельным вводом-выводом данных с тремя состояниями на выходе (1554ИР23)

Зарубежный прототип

* прототип 74АС374

Микросхема КР1554ИР23 представляет собой восьмиразрядный регистр на D- триггерах с динамическим С-входом. Выходные буферные каскады микросхемы устанавливаются в третье состояние, если на вход разрешения состояния высокого импеданса EZ подано напряжение высокого уровня. В таблице истинности представлены состояния для одного разряда.

Рис. 9. Микросхема 1554ИР23

Восьмиразрядный буферный регистр (1533ИР33)

Зарубежный прототип

* прототип SN74ALS573

Данная микросхема спроектирована специально для управления большой емкостной или относительно низкоомной нагрузкой. Применение выхода с тремя состояниями и увеличенная нагрузочная способность по сравнению со стандартными микросхемами серии КР1533 обеспечивает возможность работы непосредственно на магистраль в системах с магистральной организацией без дополнительных схем интерфейса. Все это позволяет использовать КР1533ИР33 в качестве регистра, буферного регистра, регистра ввода-вывода, магистрального передатчика и др.

Рис. 10. Микросхема 1554ИР33

Базовый элемент микросхемы D-триггер спроектирован по типу проходной защелки. При высоком уровне напряжения на входе стробирования информация проходит со входа на выход микросхемы минуя триггер, отсюда высокое быстродействие. При подаче напряжения низкого уровня на вход Е включается обратная связь и регистр переходит в режим хранения.

Высокий уровень напряжения на входе EZ переводит выходы микросхемы в высокоимпедансное состояние, при этом, однако, в регистр может записываться новая информация или храниться' предыдущая. Схема управления третьим состоянием спроектирована таким образом, что при снижении напряжения питания примерно до 3 В она переводит выходы микросхемы в третье состояние вне зависимости от информации на входе EZ. Данная особенность позволяет исключить сквозные токи во время включения и выключения питания при использовании микросхемы в системах с магистральной организацией.

4- разрядный двоично-десятичный сумматор (74HC583E)

PC74HC/HCT583 - это высокоскоростные КМОП-устройства, совместимые по выводам с ТТЛШ низкого энергопотребления.

Специфицированы в соответствии со стандартом JECEC (JacksonElectricCoop) №7A

Рис. 11. Микросхема 74HC583E

4 - разрядный двоичный сумматор (54C83)

Рис. 12. Микросхема 54C83

Микросхема представляет собой быстродействующий полный сумматор. Он принимает два четырёхразрядных слова по входам данных Аn, Вn, а по входу Рn сигнал переноса. Сумматор работает как с положительной (высокий уровень - единица), так и с отрицательной логикой (низкий уровень - единица).

Суммирование происходит согласно уравнению:

Сn + 20 * (A0+B0) + 21 * (A1+B1) + 22 * (A2+B2) + 23 * (A3+B3) =

= 20*?0 + 21*?1 + 22*?2 + 23*?3

Если выбрана положительная логика, то вход Сn нельзя оставлять свободным, если он не используется необходимо соединить его низким уровнем.



8 - разрядный буферный регистр с защелкой и инверсными трёхстабильными выходами (74HC563)

Рис. 13. Микросхема 74HC563

Микросхема представляет собой восьмиразрядный регистр с умощнёнными выходами для управления большой емкостной или низкоомной нагрузкой и может быть использована в качестве магистрального формирователя. Базовый элемент микросхемы - D-триггер спроектирован по типу проходной защёлки, что позволяет при высоком уровне на входе стробирования С проходить входному сигналу на выход минуя триггер. При подаче отрицательного уровня напряжения на вход С включается обратная связь и регистр запоминает поданную на вход D информацию и переходит в режим хранения.

Высокий уровень на входе Z переводит выходы микросхемы в высокоимпедансное состояние, при этом в регистр может записываться новая информация или храниться предыдущая.



Четыре логических элемента "Исключающее ИЛИ" (4030BC)

Рис. 13. Микросхема 4030BC

Микросхемы содержат по четыре базовых элемента исключающее ИЛИ. Логические состояния для одного канала данной микросхемы сведены в таблице. Выпускается также аналогичная по цоколевке микросхема CD4070, которая содержит четыре элемента исключающее ИЛИ.

цифровое устройство дешифратор регистр



Дешифратор возбуждения одноразрядного семисегментного жидкокристаллического индикатора (4055DIE1)

Рис. 14. Микросхема 4055DIE1

ИС состоит из семи узлов, формирующих потенциальный управляющий сигнал для одного из индикатора. Наличие цепи управления выводом DFпозволяет получить переменное выходное напряжение , необходимое для возбуждения ЖКИ.



Краткое описание работы устройства

Для получения кода набираемой цифры используется шифратор 10-4 - 54HCI47. Ввод чисел -- десятичный. Для этого шифратора активным является низкий уровень сигнала. Поэтому, для получения двоично-десятичного числа в прямом коде нужны инверторы на выходах шифратора. Чтобы зафиксировать нажатие на любую клавишу, использованы элементы ИЛИ. Шифратор генерирует сигналы только для цифр от 1 до 9. Чтобы зафиксировать нажатие на «нуль», использован элемент ИЛИ со входами: клавиша «0» и признак нажатия на любую клавишу.

При получении кода нажатой клавиши генерируется сигнал, который является синхросигналом для регистров, в которые происходит запись двоично-десятичных чисел. При каждом нажатии клавиши содержимое предыдущих четырёх разрядов (предыдущей тетрады) записывается в следующие четыре разряда (следующая по старшинству тетрада), а в первые записывается код нажатой клавиши и т.д.

При этом запись разрешается только в те регистры, которые хранят один из операндов. Определение операнда, в который производится запись в данный момент, осуществляется с помощью RS триггера, который устанавливается в 1 после нажатия любой из клавиш операций.

После нажатия на кнопку «=» ввод операндов подразумевается законченным и подаётся разрешающий сигнал на буферы, хранящие оба операнда. Сигнал с них поступает на схемы, реализующие и логическую и арифметическую операции.

Логическая операция реализована с помощью микросхемы 561ЛП5 (исключающее ИЛИ). Выполнение происходит побитово. После этого результат записывается в буферы DD50 - DD53.

Арифметическая операция выполняется с помощью двоичных сумматоров ММ54С83 и двоично-десятичных сумматоров РС74НС583. Для вычитания второгооперанда из первого нужно проинвертировать второй, то есть вычесть его из девяти потетрадно. Это происходит на двоичных сумматорах DDI8 - DD21 и DD26 - DD29. Затем первый операнд потетрадно складывается со вторым (второй в обратном коде) в двоично-десятичных сумматорах DD22 - DD25 и DD30 - DD33. Полученный результат записывается в буферы DD34 - DD37 и буферы с инверсными выходами DD38 - DD41. Возможны 2 ситуации.

1. Результат >= 0. В этом случае возникает перенос из самого старшего разряда на двоично-десятичных сумматорах (DD33). Этот сигнал одновременно с нажатием кнопки «=» является синхросигналом для буферов DD34 - DD37 и они пропускают сигнал на двоичные сумматоры DD42 - DD49. Сигнал с выхода переноса DD33 обеспечит сложение на DD42 - DD49 нуля с тетрадами результата. Получим ответ, который подается на схемы индикации. Конечно, в данном случае, складывать результат с нулем необязательно, но эти сумматоры необходимы в случае отрицательного результата. Данная структура обеспечивает универсальность получения результата в прямом коде (иначе пришлось бы добавить инверторы на входах DD42 - DD49 и буферы на их выходах для разрешения передачи на индикаторы).

2. Результат < 0. Это значит, что полученное число представлено обратным кодом, и для отображения числа на индикаторах его нужно инвертировать. При этом переноса из старшего разряда на DD33 не возникает, и инвертированный сигнал будет синхросигналом для буферов с инверсными выходами. Он используется и для отображения на индикаторе знака «-». Сигнал из них попадает на двоичные сумматоры DD42 -- DD49, где и происходит инверсия. После чего ответ в прямом коде поступает на схему индикации.

Для отображения на индикаторах, результат (в прямом коде) поступает сначала на дешифратор возбуждения одноразрядного семисегментного ЖКИ (4055DIE1), который и управляет семисегментным индикатором.

Например: 6-7. Инвертируем 7, получим 2. Складываем на двоично-десятичных сумматорах 6+2=8. Инвертируем 8, получим 1. Это и есть ответ.

Схема перевода из прямого кода в обратный и наоборот

Преобразование прямого кода в обратный для двоично-десятичных чисел выполняется отдельно для отдельной цифры (тетрады). Это происходит путем вычитания этой цифры из девяти (на двоичном сумматоре). То есть цифра 5 в обратном коде будет выглядеть как 4 (9-5). Для этого на вход операнда А сумматора подается константа 1001, а на вход переноса - константа 1. На вход В сумматора подается поразрядно инвертированная цифра (тетрада). Например переведем цифру 3 в обратный код: 9-3=6.

310=00112

1001

+1100 Инвертированная 3

=0101

+1

=0110 С учетом переноса

01102=610

Преобразование обратного кода в прямой выполняется так же (путем вычитания этой цифры из девяти).

Расчет быстродействия

Расчет быстродействия схемы заключается в определении задержки распространения сигнала с того момента, как нажата кнопка “Равно”, и до момента появления результата вычисления на индикаторах. Для расчёта быстродействия необходимо определить самый длинный путь прохождения сигнала в проектируемом устройстве. В данном случае самый длинный путь при выполнении операции вычитание.

RS-триггер (561ТР2) > Буферы(1533ИР33) > Двоичный сумматор (54С83) > Двоично-десятичный сумматор (74НС583) > Буферный регистр (74НС563) > Двоичной сумматор (54С83) > Дешифратор возбуждения ЖКИ (4055DIE1)

Таб. 2. Таблица расчёта суммарного времени задержки

Тип микросхемы	Функциональное назначение	Задержка (нс)
561ТР2	RS-триггер	60
1533ИР33	Буферы	20
54С83	Двоичный сумматор	100
74НС583	Двоично-десятичный сумматор	312
74НС563	Буферный регистр	28
54С83	Двоичный сумматор	100
4055DIE1	Дешифратор возбуждения ЖКИ»	100
	Всего:	720

Из приведённой выше таблицы видно, что суммарное время задержки распространения сигнала составляет 720 нс, что не удовлетворяет заданному ограничению в 500нс.

Расчет мощности потребления

Таб. 3. Таблица расчёта суммарного потребляемой мощности

Микросхема	Наименование	Количество	Мощность	Всего
54НС147	Шифратор 10-4	1	0,4	0,4
1554ИР23	8-разрядный регистр	8	4,4	35,2
1533ИР33	8-разрядный буферный регистр	16	13,2	211,2
74НС563	8-разрядный буферный регистр с инверсными выходами	4	0,4	1,6
54С83	Двоичный сумматор	16	0,0025	0,04
74НС583	Двоично-десятичный сумматор	8	0,4	3,2
4055DIE1	Дешифратор возбуждения ЖКИ	8	0,002	0,016
561ТР2	4 RS триггера	2	1	2
561ЛП5	4 элемента «Исключающее ИЛИ»	8	0,04	0,32
1554ЛЛ1	Логический элемент «ИЛИ»	5	0,022	0,11
1554ЛН1	Логический элемент «НЕ»	72	0,022	1,584
1554ЛИ1	Логический элемент «И»	5	0,022	0,11
1554ЛА1	Четыре логических элемента «2И-НЕ»	1	0,022	0,022
		ИТОГО	255,802

Из приведённой выше таблицы видно, что суммарная мощность потребления всех микросхем вычислительного устройства равна 255,802 мВт, что удовлетворяет заданному ограничению в 500мВт.



Заключение

В результате выполнения курсового проекта было построено цифровое арифметико-логическое устройство, позволяющее выполнять операции вычитания двух чисел и логическое исключающее или с инверсией. Были проведены работы по выборке подходящих микросхем, вычислению необходимых расчётов и проектированию самого устройства.

Вычислительное устройство требует 255,802 мВт мощности. Ограничение на потребляемую мощность составляет 500мВт. Значит, потребляемая мощность не превышает предельное значение, и меньше его в 1.9 раза. В спроектированном вычислительном устройстве задержка распространения сигналов равна 720 нс. Ограничение на время задержки равно 500 нс. Таким образом, время задержки выше ограничения на задержку распространения сигнала на 220 нс., т.е. спроектированное устройство не удовлетворяет всем заданным ограничениям. Это связано с тем, что при выполнении вычитания необходимо 2 раза преобразовывать код операнда Y, то есть 2 раза выполнять сложение на двоичных сумматорах. Этого можно было бы избежать, если бы операция выполнялась на двоично-десятичных АЛУ, в которых оптимизирована внутренняя структура, что обеспечивает снижение общего времени распространения сигнала.



Список использованной литературы:

И. И. Петровский, А. В. Прибыльский, А. А. Троян, В. С. Чувелев. Логические ИС КР 1533, КР 1554. Справочник. Часть 1,2. Изд. Бином - 1993 год.

Методические указания к выполнению КП по схемотехнике «Проектирование цифровых устройств».

«ЦифроваяСхемотехника», «Питер» 2004, Сп-б

Янсен Й. Курс цифровой электроники. В 4-х т. Пер. с голланд. - М.: Мир,1987

Размещено на Allbest.ru