Разностный треугольник представляет собой совокупность целых, действительных и неповторяющихся чисел, записанных в форме треугольника. Для ССК с R = k0/n0 количество разностных треугольников равно числу k0. Для всех разностных треугольников общим числом является “0”, который не указывается в совокупности чисел, однако учитывается при выборе степеней ненулевых членов порождающих полиномов. Очевидно, что число “0” определяет нулевую степень первых ненулевых членов порождающих полиномов. Степени ненулевых членов порождающих полиномов по заданным или построенным разностным треугольникам можно найти путем выбора чисел: левого крайнего столбца разностного треугольника, считывая их сверху вниз и дополняя числом “0”, или верхней строки разностного треугольника в такой последовательности: первое число - показатель степени второго ненулевого члена порождающего полинома; суммирование первого и второго чисел первой строки разностного треугольника определяет показатель степени третьего ненулевого члена порождающего полинома и т.д.

Разностный треугольник ССК может быть построен, если задан проверочный треугольник, и наоборот. Например, используя проверочный треугольник (15) можно построить разностный треугольник, следующим образом.

Числа крайнего левого столбца разностного треугольника определяются как результат операции вычитания порядковых номеров строк проверочного треугольника, которые начинаются с "1". Для первого столбца получаем следующие числа: 3-1=2 (3 - номер позиции третьей строки; 1 - номер позиции первой строки); 6-1=5 и 7-1=6. Для получения чисел второго столбца за вычитаемое берем номер позиции третьей строки: 6-3=3 и 7-3=4. Для получения чисел третьего столбца за вычитаемое берем номер позиции шестой строки: 7-8=1.

В итоге получаем следующий разностный треугольник:

Числа, входящие в разностные треугольники, должны быть целыми, действительными и неповторяющимися. Для получения совокупности таких чисел известно достаточно много способов их нахождений, но наиболее эффективным является способ, основанный на теории совершенных разностных множеств.

Совершенное разностное множество - это совокупность целых, действительных и неповторяющихся чисел 1, 2, … , причем 1<2< и разности этих чисел j - i, j>i, полученных по некоторому mod (2), также образующих совокупность целых, действительных и неповторяющихся чисел.

где Нm - проверочный треугольник; Im - единичная матрица.

Например, для ССК, задаваемого полиномом g(x)=1+x²+x⁵+x⁶, Н^T7 выглядит следующим образом:

(17)

Из матрицы (17) система J ортогональных проверок имеет вид:

S₀=Eⁱ0+E^P0,

S2=Eⁱ0+ Eⁱ2 +E^P2, (18)

S5=Eⁱ0+ Eⁱ3 + Eⁱ5 +E^P5,

S6=Eⁱ0 + Eⁱ1 + Eⁱ4 + E^P6.

Поскольку столбцы матрицы (17), соответствующие ненулевым двоичным символам последней строки, не имеют ни одной общей строки (кроме последней строки), в которой имели бы общий ненулевой символ, то эти столбцы и система проверок (18) ортогональны относительно декодируемого информационного символа. Следовательно, ненулевые двоичные символы последней строки матрицы (17) соответствуют символам, участвующим в вычислении синдрома, и поэтому в качестве системы J проверок (18) можно использовать символы синдрома, а не линейные комбинации проверок. Это упрощает реализацию алгоритма порогового декодирования ССК.

Отметим, что количество ортогональных проверок J равно числу строк или столбцов, которые начинаются с ненулевых двоичных символов, а размерность проверок определяется количеством ненулевых символов, входящих в строку.

При пороговом декодировании свёрточных кодов вычисляются синдромы (признаки места ошибочных символов), затем эти синдромы или последовательности, полученные посредством линейного преобразования синдромов, подаются на вход порогового элемента. Число пороговых элементов (ПЭ) равно к0, т.е. количеству одновременно декодируемых информационных символов. Число входов каждого ПЭ равно числу ортогональных проверок J. Минимальное число входных символов ПЭ, отличных от нуля и необходимых для принятия решения ПЭ о значении декодируемого символа, называется порогом.

Декодер ССК должен реализовывать следующие операции:

2. Расчёт параметров свёрточного кода

В данном курсовом проекте используются следующие данные:

- тип помехоустойчивого кода - ССК;

- алгоритм декодирования - пороговый;

- тип канала связи - ДСК без памяти;

- среднее время восстановления работоспособности кодека - 20мин.;

- время работы кодека - 12 час.;

- относительная избыточность кода - r=16,6%;

- отношение сигнал/шум: P_c/P_ш=12дБ;

- вероятность допустимой ошибки декодирования - P_ош.доп.?10^-8;

- скорость передачи входного информационного потока -

I(X)=34,4Мбит/с;

- тип модуляции - ДФМ;

- способ обработки модулированных сигналов - автокорреляционный;

Выбор параметров ССК необходимо выполнять с определения скорости передачи кода, используя заданную относительную избыточность кода.

Зная, что относительная избыточность кода не должна превышать 16,6%, находим скорость передачи кода, используя формулу (3):

Из формулы (2) следует, что , что к₀=5, n₀=6.

ССК с такой скоростью передачи существует, т.е. табулирован.

Численное значение к₀ определяет количество порождающих полиномов, необходимых для разработки функциональных и принципиальных электрических схем кодека. Для выбора табулированных порождающих полиномов необходимо определить корректирующую способность ССК. Выбор корректирующей способности ССК должен производиться с учетом как выбранной и обоснованной модели канала связи, так и с учетом увеличения в n₀/к₀ paз входной скорости передачи информации. Увеличение входной скорости передачи информации требует применения более широкополосных каналов связи.

Зная скорость передачи входного информационного потока, значения n₀ и k₀, определим выходную скорость передачи информации по следующей формуле:

(19)

.

Теперь сравним между собой следующие дроби: ; ; (первая и последняя дроби - характеризуют интервал изменения скорости кода, а вторая - нашу расчётную R).

Приведя к общему знаменателю, получили следующие дроби: ; ; .

45-40=5

5<16

40-24=16

Зная, что отношение сигнал/ шум изменяется от 12% до 1%, составляем следующую пропорцию:

12 - 100 %

x - (%)

Определим по следующей формуле расчётное отношение сигнал/шум:

(20)

По кривой потенциальной помехоустойчивости ДФМ, которая представлена на рис. 2, определяющим вероятность ошибочного приёма двоичного символа в ДСК при автокорреляционном способе обработки информации при ДФМ, находим, что вероятность ошибки в канале связи Р_к = 10^-2.

Рис. 2 - Вероятность ошибочного приёма двоичного символа в ДКС при некогерентном способе обработки информации при ДФМ модуляции

Теперь методом выбора значений J (требуемого количества проверочных уравнений ССК) находим такое его значение, при котором бы P_1e было меньше или равно Р_ош.доп.

1. J=2;

d₀=J+1=2+1=3;

t_испр.=J/2=2/2=1;

;

По формуле (11) находим вероятность первой ошибки декодирования:

2. J=4;

d₀=J+1=4+1=5;

t_испр.=J/2=4/2=2;

;

J=6;

d₀=J+1=6+1=7;

t_испр.=J/2=6/2=3;

;

3. J=8;

d₀=J+1=8+1=9;

t_испр.=J/2=8/2=4;

;

4. J=10;

d₀=J+1=10+1=11;

t_испр.=J/2=10/2=5;

;

5. J=12;

d₀=J+1=12+1=13;

t_испр.=J/2=12/2=6;

;

Сведём полученные результаты в следующую таблицу:

Таблица 1

Полученные результаты

Проанализировав данную таблицу, можно сделать вывод, что нами не была получена вероятность первой ошибки декодирования, которая бы равнялась или была меньше P_ош.доп.. Для удовлетворения корректирующей способности нам необходимо будет изменить способ обработки информации и тип модуляции, не изменяя отношение сигнал/шум (т.е. не изменяя параметров канала связи), что позволит избежать усложнений в реализации конструкции.

Вместо кривой потенциальной помехоустойчивости ДФМ будем рассматривать кривую ФМ при некогерентном способе обработки информации. В результате чего получим, что Р_к=3·10^-4.

Рис. 3 - Вероятность ошибочного приёма двоичного символа в ДКС при некогерентном способе обработки информации при ФМ модуляции

Теперь опять методом выбора значений J находим такое его значение, при котором бы P_1e было меньше или равно Р_ош.доп.

1. J=2;

d₀=J+1=2+1=3;

t_испр.=J/2=2/2=1;

;

2. J=4;

d₀=J+1=4+1=5;

t_испр.=J/2=4/2=2;

;

Мы получили P_1E?P_ош.доп..

Полученные результаты сведём в таблицу.

Таблица 2

Полученные результаты

Из таблицы П 2.1 [л.1] по расчётным значениям R и J (, J=4) выписываем табулированные порождающие полиномы:

(0,1,15,31) - g₁(x)=1+x+x¹⁵+x³¹;

(0,4,12,25) - g₂(x)=1+x⁴+x¹²+x²⁵;

(0,7,9,27) - g₃(x)=1+x⁷+x⁹+x²⁷;

(0,5,11,28) - g₄(x)=1+x⁵+x¹¹+x²⁸;

(0,10,29,32) - g₅(x)=1+x¹⁰+x²⁹+x³²;

Максимальная степень разностного полинома : m=32;

Определим входную длину кодового ограничения по формуле (6):

достоверность информация сверточный код

3. Разработка структурной схемы свёрточного кодека

Для разработки структурных схем кодера определим его основные функции и требуемые для их реализации функциональные блоки (узлы).

Основные функции кодера:

1) распределение символов входной информации на k (k=5) информационных подпотоков;

2) формирование проверочных символов;

3) формирование "n" (n=6 кодовых символов путем объединения "k" (k=5) информационных и проверочных символов в единый кодовый поток.

Для реализации данных функций необходимы следующие функциональные блоки:

- КРИ - 1/k (КРИ-1/5) - коммутатор распределения информационных символов на четыре подпотока;

- КОИ-n/1 (КОИ-6/1) - коммутатор объединения информации пяти параллельных подпотоков в единый поток;

ФПСк - формирователь проверочных символов кодера;

В соответствии с этим обобщенная структурная схема кодера будет иметь следующее построение:

Рис. 4 - Структурная схема проектируемого кодера

Кодер работает следующим образом. Входные информационные символы последовательности I(x) в КРИ - 1/5 распределяются на пять параллельных подпотока I₁(x), I₂(x), I₃(x), I₄(x), I₅(x) и данные символы поступают на соответствующие входы КОИ - 6/1 и ФПСк. Сформированные проверочные символы поступают на соответствующие входы КОИ - 6/1, который формирует кодовую последовательность T(x), кодовые символы которой в последовательном коде поступают в канал связи (на вход соответствующего модулятора).

Согласно перечисленным выше операциям (стр. 13), которые реализует декодер, мы можем построить его структурную схему.

Рис. 5 - Структурная схема проектируемого декодера

Последовательность символов канала T`(x) (T`(x)=I`(x)+P`_пер(x), где I`(x)- переданные информационные символы; P`_пер(x) - переданные проверочные символы) поступает на КРИ - 1/6, где осуществляется разделение её на информационные подпотоки: I`<sub>1</sub>(x), I`₂(x), I`<sub>3</sub>(x), I`₄(x), I`<sub>5</sub>(x). Одновременно происходит выделение из принятой кодовой последовательности проверочных символов (P`_пер(x)), которые вместе с проверочными символами декодера поступают на формирователь синдромной последовательности (ФСП). На выходе ФСП имеем последовательность синдромов (S`(x) = P<sub>сф</sub> P`_пер (x)), по которой получаем проверочные уравнения ({S₀,S₁,S₁₅,S₃₁} {S₀,S₄,S₁₂,S₂₅} {S₀,S₇,S₉,S₂₇} {S₀,S₅,S₁₁,S₂₈} {S₀,S₁₀,S₂₉,S₃₂}).

Синдром можно записать в следующем виде:

S(x)=P_пер(x)E^p(x)(I(x)Eⁱ(x))•g(x)=P_пер(x)E^p(x)I(x)•g(x)

Eⁱ(x)•g(x)= E^p(x)Eⁱ(x)•g(x) - это есть функция ошибок в канале связи. (Eⁱ(x) - полином ошибок информационных символов; E^p(x) - полином ошибок проверочных символов).

В отсутствие в канале ошибок последовательности на входах формирователя синдрома всегда совпадают, и синдромная последовательность состоит из одних нулей. Различным наборам ошибок соответствуют определённые конфигурации синдромных последовательностей, в которых на определённых позициях появляются единичные символы.

Анализатор синдромной последовательности (АСП) выдаёт оценку ошибки i-ого информационного символа: , ,,,.

Скорректированные в блоке коррекции (КО) пять параллельных информационных подпотока поступают на входы коммутатора объединения информации в единый поток I (x).

4. Разработка функциональной схемы кодека свёрточного кода

Рассмотрим каждый блок кодера в отдельности.

1. Функциональная электрическая схема ФПСк (ФПСд), представленная на рис.5, выполняется в виде схем умножения полиномов (многочленов) и реализуется со встроенным сумматором по модулю два и сдвиговым регистром. Такой принцип построения ФПСк целесообразнее использовать в нашем случае, т.к. k₀>2 (высокоскоростные ССК).

Т.к. максимальная степень порождающих полиномов равна 32, то сдвиговый регистр содержит m=32 ячеек памяти. Нумерация ячеек ведётся справа налево. Места включения сумматоров по модулю два определяются ненулевыми членами порождающих полиномов; выходной сумматор по модулю два является многовходовым.

2. Важнейшим функциональным боком декодера ССК с алгоритмом ПД является АСП (рис.7), который представляет собой последовательный регистр, содержащий m=32 ячеек памяти, с нумерацией ячеек памяти справа налево, и некоторую совокупность встроенных сумматоров по модулю два. В состав АСП входят k₀=5 ПЭ, имеющие по J=4 входа. Места включения сумматоров по модулю два в регистре и подключение входов ПЭ определяются ненулевыми членами порождающих полиномов.

Т.к. у нас J?10, то ПЭ целесообразно выполнять в виде комбинационного автомата. Для определения порога будем пользоваться следующей формулой: П ? J/2 + 1.

Пороговое декодирование ССК будем выполнять с использованием обратной связи в АСП. Ошибки, исправляемые в очередном блоке, могут влиять на символы синдромов, соответствующих последующим блокам, поскольку свёрточные коды непрерывны. И, для того чтобы декодер смог полностью реализовать свои корректирующие возможности, следует исключить влияние этих ошибок. Вот для чего вводится обратная связь. В этом случае одновременно с коррекцией информационных символов будет производиться коррекция синдромных символов, записанных в регистр АСП и принимавших участие в определении достоверности декодируемых информационных символов.

Проверочные треугольники составляются для каждого полинома, т.е. в нашем случае их будет 5.

Для примера составим проверочный треугольник для полинома который будет выглядеть следующим образом:

Получим систему проверочных уравнение для данной матрицы:

S0=eⁱ0+e^P0,

S4=eⁱ0+ eⁱ4+ e^P4,

S12=eⁱ0+ eⁱ8 + eⁱ12+ e^P12,

S₂₅=eⁱ₀ + eⁱ₁₃ + eⁱ₂₁ + eⁱ₂₅₊ e^P₂₅.

Проделаем эти же операции и для оставшихся полиномов, но запишем только системы проверочных уравнений:

Для полинома

S0=eⁱ0+e^P0,

S1=eⁱ0+ eⁱ1+ e^P1,

S15=eⁱ0+ eⁱ14 + eⁱ15+ e^P15,

S₃₁=eⁱ₀ + eⁱ₁₆ + eⁱ₃₀ + eⁱ₃₁₊ e^P₃₁.

Для полинома

S0=eⁱ0+e^P0,

S7=eⁱ0+ eⁱ7+ e^P7,

S9=eⁱ0+ eⁱ2 + eⁱ9+ e^P9,

S₂₇=eⁱ₀ + eⁱ₁₈ + eⁱ₂₀ + eⁱ₂₇₊ e^P_27.

Для полинома

S0=eⁱ0+e^P0,

S5=eⁱ0+ eⁱ5+ e^P5,

S11=eⁱ0+ eⁱ6 + eⁱ11+ e^P11,

S₂₈=eⁱ₀ + eⁱ₁₇ + eⁱ₂₃ + eⁱ_28 + e^P_28.

Для полинома

S0=eⁱ0+e^P0,

S10=eⁱ0+ eⁱ10+ e^P10,

S29=eⁱ0+ eⁱ19 + eⁱ29+ e^P29,

S₂₈=eⁱ₀ + eⁱ₃ + eⁱ₂₂ + eⁱ_32 + e^P_32.

Все эти проверочные уравнения получаются по синдромным последовательностям, которые формирует ФСП.

Пороговый элемент конструктивно будет представлять собой мажоритарный элемент, для разработки схемы которого воспользуемся следующей таблицей истинности:

Таблица 3

Таблица истинности

Запишем мажоритарную функцию по ТИ и минимизируем её:

M=x_1j•x_2j•x_3j• v x_1j•x_2j••x_4j v x_1j••x_3j•x_4j v •x_2j•x_3j•x_4j v x_1j•x_2j•x_3j•x_4j =

x_1j•x_2j•x_3j v x_1j•x_2j•x_4j v x_1j•x_3j•x_4j v x_2j•x_3j•x_4j.

Построим по полученной функции ПЭ (рис. 6).

Рис. 6 - Функциональная электрическая схема ПЭ

Рис. 7 - Функциональная электрическая схема ФПСк (ФПСд)

Рис. 8 - Функциональная электрическая схема ФСП и АСП

3. КО (рис. 9) выполняется в виде пяти регистров сдвига (т.к. k₀=5), каждый из которых содержит по 32 ячейки памяти. На выходе каждого регистра включается сумматор по модулю два, на второй вход которого поступает сигнал коррекции с выхода ПЭ АСП декодера.

4. Рис. Для построения КРИ декодера - 1/5 будем использовать два RG (последовательный - RG1 (зависимость между выходами и входами для которого можно представить следующей формулой: ) и RG2 - параллельный); блок формирования тактовых частот, представляющий собой двоичный счётчик. Функциональная электрическая схема КРИ-1/5 представлена на рис.10.

9 - Функциональная электрическая схема КО

Рис. 10 - Функциональная электрическая схема КРИ-1/5 декодера

Для описания принципа работы КРИ будем использовать временные диаграммы, построенные для контрольных точек, отмеченных на рис. 11 цифрами в кружочках (рис. 11).

Отметим, что при построении временных диаграмм, необходимо учесть то, что счётчик работает по отрицательному фронту (по спаду), а данные считываются по переднему фронту тактовой последовательности.

4. КОИ - 6/1 кодера ССК будем выполнять в виде синхронного мультиплексора на соответствующее число информационных и управляющих входов, а также формирователя сигналов управления мультиплексором, представляющего собой двоичный счётчик.

Функциональная электрическая схема КОИ - 6/1 представлена на рис.12, а временные диаграммы, поясняющие его принцип работы, приведены на рис. 13.

Рис. 11 - Временные диаграммы, поясняющие принцип работы КРИ - 1/5

Рис.12- Функциональная электрическая схема КОИ - 6/1

Рис.13 - Временные диаграммы, поясняющие принцип работы КОИ - 6/1

5. Разработка принципиальной схемы кодека свёрточного кода

Выбор элементной базы производится по следующим правилам:

– верхняя граничная частота интегральной микросхемы (ИМС) должна быть в 2-3 раза больше максимальной тактовой частоты проектируемого кодека;

– минимальное потребление электроэнергии;

– большой набор функциональных элементов в выбираемой серии ИМС;

– большая степень интеграции.

Определение максимальной тактовой частоты проектируемого кодека Ft max:

Так как передача информации в кодере осуществляется на видеочастоте (передача информации в виде постоянного тока) то:

Ft max=2/1•B=4,096МГц

Для того, чтобы устройство обеспечивало высокую надёжность необходимо иметь двукратный запас по частоте. Следовательно верхняя граничная частота выбираемой элементной базы должна быть в 2 раза выше Ft max.

Значит, частота переключения ИМС будет

fП = 2•Ft max = 2•4,096=8,192 МГц

Данную частоту переключения поддерживают следующие серии ИМС: К555, К1533.

Для выбора конкретной серии микросхем необходимо установить какие микросхемы обеспечивают минимальное потребление энергии. Для этого необходимо выбрать базовые элементы проектируемого устройства. Базовым элементом считается такой элемент, который применяется наибольшее число раз. В нашем случае базовым элементом является D-триггер, т.к. на основе данного элемента реализуются все регистры сдвига.

Минимальное потребление электроэнергии обеспечивает серия К555. ИМС данной серии имеет широкий набор функциональных элементов, высокую и среднюю степень интеграции, имеется в свободной продаже.

Микросхемы К555 представляют собой цифровые маломощные схемы, выполненные по биполярной технологии на основе транзисторно-транзисторной логики с диодами Шотки (ТТЛШ). В состав этих серий входит функционально полный набор устройств цифровой обработки информации, включая ЛЭ, арифметические и логические устройства, триггеры, счетчики, регистры хранения и сдвига, шифраторы, дешифраторы, мультплексоры и др.

Важнейшей характеристикой ЛЭ является передаточная характеристика: зависимость выходного напряжения от входного Uo=f(Ui). Вид характеристики зависит от типа ЛЭ (ЭСЛ, ТТЛ, КМОП) и может изменяться при воздействии дестабилизирующих факторов (температуры, напряжения питания, числа нагрузок и др.).

В микросхемах выполненных на ТТЛ и ТТЛШ переключения сопровождаются бросками тока в цепи питания, потребляемая мощность растет с частотой. В статистическом режиме микросхемы ТТЛШ потребляют практически такую же мощность, как микросхемы ТТЛ. Однако при частоте переключения порядка 50 МГц рассеиваемая мощность удваивается, а при 100 МГц - утраивается.

С появлением микросхем серии ТТЛ К1533 расход энергии на питание и работу этой серии стал еще меньше и составил в 1,5…2 раза меньше чем у серии К555 при сохранении и повышении быстродействия. К1533 имеет наибольший порог переключения 1,52 В и, как следствие, наибольшую помехоустойчивость. Таким образом, при проектировании принципиальной электрической схемы проектируемого устройства будем использовать микросхемы серии К1533 как базовый элемент.

5.2 Разработка принципиальных схем функциональных блоков проектируемого кодека

Принципиальные электрические схемы представлены в приложении.

Для построения блока кодера КРИ-1/6 будем использовать следующие ИМС: КР1533ИР27, KР1533ИЕ5, КР1533ИД10.

КРИ1533ИР27 - это восьмиразрядный регистр. Он имеет синхронный тактовый вход С, вывод 11, а так же синхронный вход разрешения параллельной загрузки . Если на вход подано напряжение низкого уровня, то данные со входов D0-D7 загружаются в регистр. На выходе эти данные появляются одновременно с приходом положительного перепада тактового импульса на вход С. Когда на входе действует напряжение высокого уровня, то обеспечивается режим хранения информации.

Размещено на http://www.allbest.ru/

KР1533ИЕ5 - это четырёхразрядный асинхронный счётчик, состоящий 4-ёх JK-триггеров, образующих два независимых делителя на 2 и на 8. Счётчик имеет два входа R, объединённых по И-НЕ, для синхронного сброса (обнуления). Тактовые входы всех триггеров инверсные динамически, поэтому переключение триггеров будет происходить спадом импульса.

ФПСк (ФПСд) выполнен в виде схем умножения полиномов (многочленов) и реализуется со встроенным сумматором по модулю два и сдвиговым регистром. Содержит микросхемы КР1533ИР27 и КР1533ЛП5.

КР1533ЛП5 - представляет собой сумматор по модулю два. Выходной сигнал элемента соответствует логическому уравнению: Q=AB=. Эти сумматоры служат для формирования проверочной последовательности, а также для создания кодовой последовательности.

Данный ФПСк используется для формирования проверочной последовательности, а также для создания кодовой последовательности.

Для построения блоков АСП и ФСП (декодера) будем использовать регистры КР1533ИР27 и некоторую совокупность встроенных сумматоров по модулю два (КР1533ЛП5). Пороговый элемент будем реализовывать на следующих ИМС: КР1533ЛИ6 и КР1533ЛЛ2.

КР1533ЛЛ2 - содержит два двухвходовых элемента ИЛИ с мощным открытым коллекторным выходом.

КР1533ЛЛ2 - представляет собой два логических элемента И, каждый из которых имеет 4 входа.

Блок КОИ-6/1 выполнен в виде восьмиканального мультиплексора (КР1533КП7), в котором содержится три адресных входа, управляемых с помощью счетчика микросхемы К1533ИЕ5. Сброс и управление этого счетчика осуществляется с микросхемы К1533ИД10.

КР1533КП7 - это восьмиканальный мультиплексор. Вход - вход разрешения (активный уровень - низкий). Выходы Y и комплементарные. Входы A0…A2 являются адресными входами, их активный уровень - высокий. Мультиплексор позволяет коммутировать данные от 8-ми информационных входов на общую выходную линию.

ЗАКЛЮЧЕНИЕ

В данной работе были рассмотрены способы задания и алгоритм кодирования ССК, а также разработана функциональная электрическая и принципиальная электрическая схемы. При разработке данной схемы были сделаны следующие выводы:

1. применение избыточных кодов снижает пропускную способность систем связи;

2. высокоскоростные ССК позволяют передавать информацию с заданной достоверностью при малой избыточности и дополнительным расширением полосы частот канала связи;

3. при одинаковой корректирующей способности данного кодека ССК (кодер-декодер) с алгоритмом ПД проще в реализации;

4. алгоритм работы данного кодека ССК прост и понятен для технического персонала систем связи;

5. кодек ССК обладает высокой технологичностью производства (содержит минимум различных ИМС), а также обеспечивает возможность их реализации в виде микропроцессорных устройств.

Исследование вопросов повышения эффективности кодеков ССК с алгоритмом порогового декодирования является важной задачей теории и практики помехоустойчивого кодирования.

ЛИТЕРАТУРА

1. Королёв А.И. Коды и устройства помехоустойчивого кодирования информации. - Мн.: Норд, 2002.

2. Конопелько В.К. Теория прикладного кодирования. Т.2 - Мн. БГУИР, 2004.

3. Цифровые интегральные микросхемы: Справочник / под ред. М.И. Богдановича. - Мн.: Беларусь, 1991. - 492 с.

Размещено на Allbest.ru