Проектирование цифровых устройств компьютерных систем и комплексов

Размещено на http://www.allbest.ru/

АННОТАЦИЯ

Целью данной курсового проекта является приобретение умений и навыков в области проектирования цифровых устройств компьютерной техники и промышленной электроники.

Курсовой проект направлен на решение следующих задач:

1) приобретение практических навыков в области разработки схем цифровых устройств на основе интегральных микросхем;

2) получение представлений о нормативно-технической документации, используемой при проектировании устройств цифровой схемотехники;

3) приобретение умений выполнения требований технического задания на проектирование цифровых устройств;

4) приобретение умений использования средств и методов автоматизированного проектирования при разработке цифровых устройств;

5) получение практических навыков расчёта показателей качества и надёжности проектируемых цифровых устройств.

Курсовой проект включает в себя пять основных разделов:

1) синтез комбинационной логической цепи цифрового сумматора двоичных чисел;

2) разработка электрической принципиальной схемы цифрового логического устройства;

3) разработка цифровых устройств на основе триггеров, регистров, электронных счётчиков;

4) выбор и расчёт электронной цепи аналого-цифрового преобразования электрических сигналов;

5) выбор и расчёт элементов индикации цифровой информации.

ВВЕДЕНИЕ

Цифровая схемотехника - это область знаний, охватывающая вопросы проектирования, разработки и производства электронных устройств с кодовыми электрическими сигналами, называемыми «логический ноль» и «логическая единица». Основой элементной базы цифровой схемотехники являются логические элементы - достаточно простые электронные устройства, способные выполнять логические и арифметические операции над кодовыми электрическими сигналами. На основе логических элементов построены более сложные устройства цифровой техники - триггеры, регистры, счётчики, шифраторы, дешифраторы, мультиплексоры, демультиплексоры и другие. Все перечисленные устройства входят в состав микропроцессоров, микроконтроллеров и однокристальных микро-ЭВМ, а также многих других устройств персонального компьютера. Поэтому для понимания физической сущности работы персональных компьютеров, компьютерных систем и комплексов необходимы глубокие знания в области цифровой схемотехники [1].

Целью данного курсового проекта является приобретение умений и навыков в области проектирования цифровых устройств компьютерной техники и промышленной электроники.

Курсовой проект направлен на решение следующих задач: приобретение практических навыков в области разработки схем цифровых устройств на основе интегральных микросхем; получение представлений о нормативно-технической документации, используемой при проектировании устройств цифровой схемотехники; приобретение умений выполнения требований технического задания на проектирование цифровых устройств; приобретение умений использования средств и методов автоматизированного проектирования при разработке цифровых устройств; получение практических навыков расчёта показателей качества и надёжности проектируемых устройств.

Основным результатом выполнения курсового проекта является приобретение умений и практических навыков в области проектирования и разработки цифровых устройств электронной и компьютерной техники.

1 СИНТЕЗ КОМБИНАЦИОННОЙ ЛОГИЧЕСКОЙ ЦЕПИ ЦИФРОВОГО СУММАТОРА ДВОИЧНЫХ ЧИСЕЛ

1.1 Основные положения алгебры логики

Анализ и синтез логических цепей производится на основе математического аппарата алгебры логики, или булевой алгебры. Поэтому, прежде чем переходить к логическим интегральным схемам, необходимо рассмотреть основные понятия и законы алгебры логики. Переменные здесь могут принимать только два значения: 0 и 1. Над переменными могут производиться три основных действия: логическое сложение, логическое умножение и логическое отрицание, что соответствует логическим функциям ИЛИ И НЕ. Операция логического сложения (дизъюнкция) - обозначается символом «+» или «V» (первая буква латинского слова vel - или). В качестве примера цепи, реализующей функцию «ИЛИ», можно привести параллельное соединение, замыкающих контактов нескольких реле. Цепь, в которую входят эти контакты, будет замкнута, если сработает хотя бы одно реле. Таким образом, логическая сумма равна единице тогда, когда равно 1 одно или несколько слагаемых [3]:

0+0=0.

0+1=1.

1+1+1+1…+1=1.

Операция логического умножения (конъюнкция) - обозначается точкой или символом «», или же вообще в буквенных выражениях никак не обозначается. Функцию «И» реализует например, соединение последовательно замыкающие контакты нескольких реле. Цепь в этом случае будет замкнута только тогда, когда сработают все реле.

00=0.

01=0.

11=1.

Логическое отрицание (инверсия) - обозначается чертой или штрихом над обозначением аргумента. Моделью ячейки реализующей функцию «НЕ», может служить размыкающий контакт реле. При срабатывании реле, цепь в которую входит такой контакт, будет размыкаться. Таким образом инверсия единицы будет равна нулю, а двойная инверсия не изменяет значение.

=1.

=0.

=0.

=1.

Основываясь на приведённых числовых равенствах можно записать следующие выражения, в которых переменная «A» может принимать значение 0 или 1.

A+0=A (1.1)

A+1=1 (1.2)

A+A…+A=A (1.3)

A+=A (1.4)

A0=0 (1.5)

A1=A (1.6)

AA…A=A (1.7)

A=0 (1.8)

=A (1.9)

Основные законы алгебры логики

Переместительный закон:

A+B=B+A (1.10)

AB=BA (1.11)

Сочетательный закон:

(A+B)+C=A+(B+C) (1.12)

(AB)C=A(BC) (1.13)

Распределительный закон:

A(B+C)=AB+AC (1.14)

A+BC=(A+B)(A+C) (1.15)

Последнее равенство можно получить в результате следующих преобразований:

A+BC=A1+BC=A(1+B+C)+BC=A+AB+AC+BC=(A+B)(A+C). (1.16)

Закон поглощения:

A+AB=A(1+B)=A (1.17)

A(A+B)=A+AB=A (1.18)

Закон склеивания:

AB+A=A (1.19)

(A+B)(A+)=A (1.20)

Закон отрицания:

= (1.21)

=+ (1.22)

Ещё один вид записи закона отрицания выглядит следующим образом:

=AB (1.23)

=A+B (1.24)

Закон отрицания, часто называемый правилом де Моргана, справедлив для любого числа переменных:

A+B+C+… +Z=… (1.25)

ABC…Z=+++…+ (1.26)

1.2 Анализ задания и выбор базовых логических функций

В задании на курсовое проектирование задана логическая функция:

(1.27)

Из формулы видно, что для её реализации потребуются следующие логические элементы: НЕ, И, ИЛИ. Данные функции и соответствующие им логические элементы выбираем в качестве базовых элементов для разработки структурной схемы логической цепи цифрового сумматора двоичных чисел.

1.3 Разработка структурной схемы комбинационной логической цепи

Структурная схема комбинационной логической цепи, соответствующая заданной функции (формула 1.27), показана на рисунке 1.1.



Рисунок 1.1 - Структурная схема комбинационной логической цепи

Составим таблицу истинности, соответствующую структурной схеме комбинационной логической цепи.

1.4 Расчёт таблицы истинности комбинационной логической цепи

Таблица истинности комбинационной логической цепи, соответствующей заданной функции (формула 1.27), представлена в виде таблицы 1.1.

Расчёт промежуточных и окончательных значений заданной функции выполнен в соответствии с формулами алгебры логики (формулы 1.1 - 1.26).

цифровой триггер сигнал электронный

Таблица 1.1 - Таблица истинности для заданной функции

Входы	Промежуточные функции	Выход
Х1	Х2	Х3				a	b	c	d	e	f
0	0	0	1	1	1	1	1	1	1	1	1
0	0	1	1	1	0	1	1	1	1	1	1
0	1	0	1	0	1	1	1	1	0	1	0
0	1	1	1	0	0	0	1	1	1	1	0
1	0	0	0	1	1	1	0	1	1	1	0
1	0	1	0	1	0	1	1	0	1	1	0
1	1	0	0	0	1	1	1	1	1	0	0
1	1	1	0	0	0	1	1	1	1	1	1

На рисунках 1.2 и 1.3 представлены функциональные схемы реализации заданной логической функции на дешифраторе (рисунок 1.2) и мультиплексоре (рисунок 1.3).

Составим временную диаграмму, соответствующую таблице комбинационной логической цепи и заданной функции.

1.5 Составление временной диаграммы комбинационной логической цепи

Временная диаграмма комбинационной логической цепи, соответствующая заданной функции (формула 1.27), показана на рисунке 1.4.



Рисунок 1.2 - Функциональная схема реализации заданной логической функции на дешифраторе

Рисунок 1.3 - Функциональная схема реализации заданной логической функции на мультиплексоре



Рисунок 1.4 - Временная диаграмма работы логической цепи

Временная диаграмма позволяет наглядно представить состояние всех входов, промежуточных точек и выходов комбинационной логической цепи.

Выводы по разделу

Для заданной логической функции разработана схема логической цепи, выполнен расчёт её таблицы истинности. Составлена временная диаграмма.

2. РАЗРАБОТКА ЭЛЕКТРИЧЕСКОЙ ПРИНЦИПИАЛЬНОЙ СХЕМЫ ЦИФРОВОГО ЛОГИЧЕСКОГО УСТРОЙСТВА

2.1 Минимизация логической функции

Прежде чем строить логическую цепь, реализующую логическую функцию, необходимо попытаться упростить эту функцию.

Минимизация - это отыскание более простого выражения заданной логической функции, может выполняться различными методами. В частности, можно используя алгебраические преобразования исходного выражения, провести всевозможные операции поглощения и склеивания в соответствии с рассмотренными законами алгебры логики [4].

Рассмотрим правила минимизации логической функции с помощью диаграммы Вейча. Данную диаграмму рационально использовать для минимизации логических функций, содержащих не более четырёх переменных, что соответствует заданию на курсовое проектирование [5].

При использовании программы Вейча функцию предварительно следует привести к дизъюнктивной нормальной форме (ДНФ) - выразить в виде логической суммы простых конъюнкций. При этом простой конъюнкцией считается логическое произведение переменных, взятых с отрицаниями или без них, в котором каждая переменная встречается не более одного раза (в простую конъюнкцию не должны входить суммы переменных, отрицания функций двух или нескольких переменных). Простая конъюнкция, в которую входят все аргументы рассматриваемой логической функции, называется минтермом.

После того, как функция представлена в ДНФ и произведены очевидные упрощения, следует заполнить прямоугольную таблицу, в которой число клеток равно числу возможных минтермов. В каждой клетке таблицы ставится соответствующая ей определённая конъюнкция, причём делается это таким образом, чтобы в соседних клетках (снизу и сверху, слева и справа) конъюнкции отличались не более чем одним сомножителем. При заполнении таблицы в соответствующую клетку ставится 1, если при данном наборе аргументов минимизируемая функция равна единице. В остальные клетки таблицы (то есть, в диаграмму Вейча) вписываются нули.

В заполненной таблице обводят прямоугольный контурами все единицы и затем записывают минимизированную функцию в виде суммы логических произведений, описывающих эти контуры.

При проведении контуров придерживаются следующих правил:

1) контур должен быть прямоугольным;

2) внутри контура должны быть только клетки, заполненные единицами;

3) число клеток, находящихся внутри контура, должно быть целой степенью числа 2 (то есть, может быть равно 1, 2, 4, 8, 16);

4) одни и те же клетки, заполненные единицами, могут входить в несколько контуров;

5) при проведении контуров самая нижняя и самая верхняя строка таблицы считаются соседними, то же - для крайнего левого и крайнего правого столбцов;

6) число контуров должно быть как можно меньше, а сами контуры как можно большими.

Выполним минимизацию заданной логической функции.

1 Записываем исходное выражение логической функции:

(2.1)

Данное выражение записано в СКНФ, поэтому предварительно преобразуем его в СДНФ.

Для преобразования функции из СКНД в СДНФ сначала записываем инверсную функцию, подставляя в неё неиспользованные макстермы (таблица 2.1).

=

F=

Затем составляем диаграмму Вейча (рисунок 2.1).

Таблица 2.1 - Выбор выражений для инверсной функции

Макстерм	Наличие	Номер
S0				-	0	0	0
S1				+	0	0	1
S2				+	0	1	0
S3				+	0	1	1
S4				+	1	0	0
S5				+	1	0	1
S6				-	1	1	0
S7				-	1	1	1

Рисунок 2.1 - Диаграмма Вейча для исходной функции

Выполняем минимизацию выражений в выделенных областях.

Область I:; область II

(2.2)

Записываем выражение для минимизированной функции:

f = (2.3)

Для проверки правильности минимизации составляем таблицу истинности минимизированной функции (таблица 2.2) и сравниваем её с таблицей истинности исходной функции.

Таблица 2.2 - Таблица истинности для минимизированной функции

Входы	Промежуточные функции	Выход
Х1	Х2	Х3				P7		f
0	0	0	1	1	1	0	1	1
0	0	1	1	1	0	0	1	1
0	1	0	1	0	1	0	0	0
0	1	1	1	0	0	0	0	0
1	0	0	0	1	1	0	0	0
1	0	1	0	1	0	0	0	0
1	1	0	0	0	1	0	0	0
1	1	1	0	0	0	1	0	1

Изображаем функциональную схему минимизированной функции (рисунок 2.2).

Рисунок 2.2 - Функциональная схема минимизированной функции

2.2 Анализ задания и обоснование выбора интегральных микросхем

Для физической реализации минимизированной логической функции выбираем стандартные микросхемы ТТЛ-логики (ТТЛШ). Данная логика выбрана в соответствии с условием задания на курсовое проектирование.

Выбираем следующие интегральные микросхемы: К555ЛН2 и К555ЛР11.

2.3 Проектирование электрической принципиальной схемы устройства

По результатам минимизации заданной логической функции и выбора стандартных интегральных микросхем разработана электрическая принципиальная схема комбинационной логической цепи цифрового сумматора двоичных чисел, представленная на рисунке 2.3.

Данная схема даёт полное представление о составе логической цепи, её электронных компонентах и соединениях между ними.



Рисунок 2.3 - Электрическая принципиальная схема логической цепи

Выводы по разделу

В результате проектирования выполнена минимизация заданной логической функции, выбраны стандартные микросхемы ТТЛ-логики (ТТЛШ) серии К555 для её физической реализации.

Разработана электрическая принципиальная схема комбинационной логической цепи цифрового сумматора двоичных чисел, позволяющая выполнить заданную логическую операцию над цифровыми электрическими сигналами, уровень которых соответствует стандарту ТТЛ-логики.

3. РАЗРАБОТКА ЦИФРОВЫХ УСТРОЙСТВ НА ОСНОВЕ ТРИГГЕРОВ, РЕГИСТРОВ, ЭЛЕКТРОННЫХ СЧЁТЧИКОВ

3.1 Назначение, принцип действия и основные виды триггеров

Триггеры - это цифровое электронное устройство, имеющее два устойчивых состояния [6].

В основе принципа действия триггеров лежит регенеративный процесс. Он представляет собой переходной процесс в электрической цепи, охваченной ветвью положительной обратной связью. Обратная связь в триггерах имеет большой коэффициент усиления, поэтому токи и напряжения на выводах триггеров при переключении изменяются с очень большой скоростью.

Триггеры делятся на две больших группы: симметричные и несимметричные.

Рассмотрим принцип действий симметричного триггера. Триггер представляет собой два усилителя на биполярных транзисторах VT1 и VT2. Транзисторы включены по схеме с общим эмиттером. На базы транзистора поступают входящие сигналы, а выходные сигналы снимаются с их коллекторов. Выход каждого усилителя соединен с входом другого. Результатом такого соединения является положительная обратная связь, охватывающая оба усилителя. Устойчивое состояние триггера характеризуются открытым одним транзистором и закрытым другим. В одном из устойчивых состояний триггер может находиться сколь угодно долго. Когда на входы триггера поступает внешнее управляющее напряжение, триггер «опрокидывается», то есть переходит во второе устойчивое состояние (первый транзистор открыт, а второй закрыт).

Конденсаторы С1 и С2 служат для ускорения процесса переключения и называются ускоряющими. Если представить каждый транзисторный усилитель как логический элемент (ИЛИ-НЕ, И-НЕ), то работу триггера можно разобрать более укрупненно.

а - схема построения симметричного триггера на биполярных транзисторах; б - схема построения триггера на логических элементах ИЛИ-НЕ в - схема построения триггера на логических элементах И-НЕ

Рисунок 3.1 - Схемы построения симметричных триггеров на биполярных транзисторах и логических элементах

Логический ноль на входе А обеспечивает на выходе F1 логическую единицу. Таким образом, состояние триггера устойчивое. При изменении сигналов на входах А и В схема примет второе устойчивое состояние. В триггерах входной сигнал одного логического элемента является входным сигналом другого.

; (3.1)

Поэтому анализ состояния триггера удобно проводить с помощью переключательных характеристик логических элементов. Точки пересечения переключательных характеристик логических элементов определяют состояние равновесия триггера. У триггера есть три таких точки (1, 2, 3 на рисунке 3.1). Только точки 1 и 3 характеризуют устойчивое состояние триггера. Точка 2 характеризует неустойчивое состояние равновесия, и при малейшем отклонении от нее состояние триггера смешается в точку 1 или в точку 3.

Рассмотрим классификацию симметричных триггеров. При разработке новых схем триггеров процесс их проектирования сводиться к разработке схем соединима логических элементов и организации цепи управления. Множество возможных комбинаций внешних соединений логических элементов породило много триггерных устройств с размножающимися свойствами. Их обычно классифицируют по способу записи информации и по функциональному признаку.

По способу записи информации триггеры подразделяют на несинхронизируемые (асинхронные триггеры) и синхронизируемые (синхронные или тактируемые триггеры) [7].

У синхронного триггера изменение его состояния происходит непосредственно с приходом управляющего сигнала.

В синхронных триггерах, кроме информационных входов для управляющих сигналов, имеются входы синхронизации (тактовые входы). Изменение состояния триггера при наличии на информационных входах управляющих сигналов может происходить только в моменты подачи на входы синхронизации разрешающих сигналов, причём управление может осуществляться либо потенциалом импульса, либо его фронтом.

Для классификации триггеров по функциональному признаку используют вид логического управления, характеризующего состояние входов и выходов триггера в момент времени до tn и после его срабатывания tn+1.

По этому признаку различают RS-, D-, T-, JK- триггеры и др. Название триггера отражает особенности организации его управления и логического управления его функционирования. Один из выходов триггера называют прямым (Q), а другой выход - инверсным (). Состояние триггера отождествляют с сигналом на прямом выходе: единичное состояние (Q=1), нулевое состояние (Q=0).

При условном обозначении входов триггера используют следующие метки:

1) S - вход для раздельной установки триггера в состояние 1 (S - вход);

2) R - вход для раздельной установки триггера в состояние 0 (R - вход);

3) J - вход для установки состояния 1 в универсальном триггере (J - вход);

4) K - вход для установки состояния 0 в универсальном триггере (К - вход);

5) Т - счётный вход (Т - вход);

6) D - информационный вход для установки симметричного триггера в состояние 1 или 0 (D - вход);

7) Е - дополнительный управляющий вход для разделения приема информации (Е - вход или V - вход (устаревшее название));

8) С - управляющий вход разрешения приема информации ( вход синхронизации, С - вход или тактовый вход).

Триггер обозначают прямоугольником с основным и дополнительным полями. Внутри основного поля пишут букву Т или ТТ ( если триггер двухступенчатый). Внутри дополнительных полей пишут буквы, обозначающие входы и выходы триггера. У инверсных выводов ставят знак «0». Если переключение триггера происходит только по фронту или срезу импульса ( динамическое управление), то соответствующие входы обозначают метками «?» или «1» (для перепада 0, 1) и «?» или «\» (для перепада 1, 0).

Примеры условного обозначения триггеров показаны на рисунке 3.2.



Рисунок 3.2 - Примеры условного обозначения триггеров

3.2 Назначение, принцип действия и основные виды регистров

Регистры - это функциональные узлы на основе триггеров, предназначенные для приёма, кратковременного хранения (на один или несколько циклов работы данного устройства), передачи и преобразования многоразрядной цифровой информации [8].

Регистр представляет собой упорядоченную последовательность триггеров, обычно D, число которых соответствует числу разрядов в слове. С каждым регистром обычно связано комбинационное цифровое устройство, с помощью которого обеспечивается выполнение некоторых операций над словами.

Фактически любое цифровое устройство можно представить в виде совокупности регистров, соединённых друг с другом при помощи комбинационных цифровых устройств. Основой построения регистров являются D-триггеры, RS-триггеры.

Назначение регистров - прием, хранение и выдача двоичной кодированной информации (двоичных чисел, слов). Они используются в качестве безадресных запоминающих устройств, преобразователей и генераторов кодов, устройств временной задержки цифровой информации, делителей частоты и другие виды преобразования двоичной информации.

Области применения регистров:

1) приём слова в регистр;

2) передача слова из регистра;

3) поразрядные логические операции;

4) сдвиг слова влево или вправо на заданное число разрядов;

5) преобразование последовательного кода слова в параллельный код и обратно;

6) установка регистра в начальное состояние (сброс).

В зависимости от способа записи информации (кода числа) различают параллельные, последовательные и параллельно-последовательные регистры.

Параллельный N-разрядный регистр состоит из N триггеров, объединённых общими цепями управления. В качестве примера на рисунке 3.3, а приведена схема 4-разрядного параллельного регистра, построенного на RS-триггерах D5…D8. Элементы D1…D4 образуют цепь управления записью, а элементы D9…D12 - цепь управления чтением. Условное графическое обозначение параллельного регистра хранения цифровой двоичной информации приведено на рисунке 3.3, б.



а - функциональная схема параллельного регистра

б - интегральная микросхема параллельного регистра

Рисунок 3.3 - Пример структуры параллельного регистра хранения двоичной информации

Перед записью информации все триггеры регистра устанавливают в состояние «0» путём подачи импульса «1» на их R-входы.

Записываемая информация подаётся на входы DI1…DI4. Для записи информации подаётся импульс «Зп», открывающий входные элементы «И». Код входного числа записывается в регистр. По окончании импульса «Зп» элементы D1…D4 закрываются, а информация, записанная в регистр, сохраняется несмотря на то, что входная информация может изменяться.

Для считывания информации подают сигнал «1» на вход «Чт». По этому сигналу на выходные шины регистра на время действия сигнала передаётся код числа, записанный в регистр. По окончанию операции чтения выходные ключи закрываются, а информация, записанная в регистр, сохраняется. Поэтому возможно многократное считывание информации.

Последовательные регистры или регистры сдвига представляют собой цепочку последовательно включённых D-триггеров или RS- и JK-триггеров, включённых в режим D-триггера. Появление импульса на тактовом входе регистра сдвига вызывает перемещение записанной в нём информации на один разряд вправо или влево. Как и другие регистры, регистры сдвига используются для записи, хранения и выдачи информации, но основным их назначением является преобразование последовательного кода в параллельный или параллельного в последовательный.

Схема 4-разрядного регистра сдвига приведена на рисунке 3.4. Схема работает следующим образом. Благодаря тому, что выход предыдущего разряда соединён со входом «D» последующего, каждый тактовый импульс устанавливает последующий триггер в состояние, в котором до этого находился предыдущий. Так осуществляется сдвиг информации вправо.

Рисунок 3.4 - Структурная схема регистра сдвига

Вход «D» первого триггера служит для приёма в регистр входной информации DI в виде последовательного кода. С каждым тактовым импульсом на этот вход должен подаваться код нового разряда входной информации.

Запись параллельного кода информации может быть произведена через нетактируемые установочные входы триггеров (на рисунке 3.4 нетактируемые установочные входы триггеров не показаны).

С выхода «Q4» последнего триггера снимается последовательный выходной код. Код на этом выходе регистра появляется с задержкой относительно входного последовательного кода на число периодов тактовых импульсов, равное числу разрядов регистра.

Параллельный выходной код можно снять с выходов Q1…Q4 всех триггеров регистра сдвига, снабдив их выходными ключами, подобными выходным ключам параллельного регистра.

Временная диаграмма работы регистра сдвига показана на рисунке 3.5.

Рисунок 3.5 - Временная диаграмма работы регистра сдвига

Реверсивные регистры сдвига обеспечивают возможность сдвига информации как вправо, так и влево. Они имеют специальный вход управления направлением сдвига.

Поскольку транзисторы и логические элементы способны передавать сигналы только в одном направлении с входа на выход (слева направо), то, для сдвига информации влево, необходимо информацию с выхода последующих триггеров по специально созданным цепям подавать на входы предыдущих триггеров и записывать их следующим тактовым сигналом. Это эквивалентно сдвигу информации влево.

Фрагмент функциональной схемы реверсивного регистра сдвига приведён на рисунке 3.6.



Рисунок 3.6 - Реверсивный регистр сдвига

Если сигнал на входе направления сдвига N=1, то потенциал на входе «Di» триггера определяется выходом Q триггера, стоящего слева от него. Если N=0, то выходом триггера, стоящего справа.

(3.2)

Таким образом, при N=1 тактовые импульсы производят сдвиг информации вправо, а при N=0 - сдвиг информации влево.

Интегральные микросхемы регистров, как и другие микросхемы, имеют дополнительные управляющие входы, расширяющие их функциональные возможности и делающие их универсальными. В качестве примера рассмотрим микросхему К155ИР13.

К155ИР13 - это 8-разрядный реверсивный регистр сдвига с возможностью параллельной записи информации.

Буферный регистр КР580ИР82, входящий в состав микропроцессорного комплекта КР580, построен на D-триггерах и предназначен для записи и сохранения 8-разрядных данных в течение заданного промежутка времени. Этот регистр называют также регистром-защёлкой. Например, в микропроцессорных системах на микросхеме КР580 он используется сохранения в течение машинного цикла байта состояния, а на микропроцессоре 1810 - адреса, поступающего по мультиплексированной шине адреса-данных.

Многорежимный буферный регистр (МБР) К589ИР12 является универсальным 8-и разрядным регистром, состоящим из D-триггеров и выходных буферных схем с 3-мя устойчивыми состояниями. МБР имеет также встроенную селективную логику: «Схема управления режимами» и отдельный D-триггер для формирования запроса на прерывание центрального процессора.

МБР предназначен для использования в качестве портов ввода информации в микропроцессор от внешних устройств, или портов вывода информации из микропроцессора во внешние устройства.

3.3 Назначение и принцип действия электронных счётчиков

В устройствах цифровой обработки информации измеряемый параметр (угол поворота, скорость, давление и т. п.) преобразуются в импульсы напряжения, число которых в соответствующем масштабе характеризует значение данного параметра. Эти импульсы подсчитываются счётчиками импульсов и выражаются в виде цифр [9].

Основными показателями счётчиков являются ёмкость и быстродействие.

Ёмкость, численно равная коэффициенту счёта, характеризует число импульсов, доступное счёту за один цикл. Как уже было показано выше, ёмкость определяется количеством разрядов счётчика.

Быстродействие или максимально возможная скорость работы оценивается двумя параметрами:

1) разрешающая способность tраз.сч - минимальное время между двумя входными сигналами, в течение которого ещё не возникают сбои в работе счётчика. Величина, обратная разрешающей способности, называется максимальной частотой счёта fmax. fmax определяет количество импульсов, которое может подсчитать счётчик за 1 с.:

fmax = 1/tраз.сч (3.3)

2) время установки кода счётчика tуст - это время между моментом прихода входного сигнала и переходом счётчика в новое устойчивое состояние.

Для удовлетворения потребностей разработчиков цифровых электронных устройств различного назначения разработаны интегральные микросхемы счётчиков с широким спектром параметров. Всё многообразие счётчиков можно классифицировать по следующим признакам.

1 По направлению счёта: суммирующие, вычитающие, реверсивные.

2 По коэффициенту счёта: двоичные, двоично-десятичные (декадные), с постоянным произвольным коэффициентом счёта, с переменным коэффициентом счёта.

3 По способу организации внутренних связей: с последовательным или параллельным переносом, с комбинированным переносом, кольцевые.

Классификационные признаки независимы и могут встречаться в разных сочетаниях. Например, суммирующие счётчики могут быть как с последовательным, так и с параллельным переносом и могут иметь двоичный или десятичный коэффициент счёта.

Простейшим счётчиком является Т-триггер, считающий до 2-х, то есть осуществляющий счёт и хранение не более 2-х сигналов.

Счётчик, образованный цепочкой из n триггеров сможет подсчитать в двоичном коде 2n импульсов. Число n определяет количество разрядов двоичного числа, которое может быть записано в счётчик. Число 2n называется модулем или коэффициентом счёта:

KСЧ = 2n. (3.4)

Схема простейшего 4-х разрядного счётчика приведена на рисунке 3.7, а. Принцип работы счётчика проиллюстрирован временными диаграммами, приведёнными на рисунке 3.7, б.

Рисунок 3.7 - Схема двоичного суммирующего счётчика (а) и временные диаграммы его работы (б)

Первый разряд счётчика переключается с приходом каждого входного импульса, что соответствует алгоритму работы Т-триггера. На каждые два входных импульса Т-триггер формирует один выходной импульс.

Второй разряд переключается в состояние «1» после прихода каждого 2-го импульса.

Третий разряд - после прихода каждого 4-го импульса.

Четвёртый разряд - после прихода каждого 8-го импульса.

Таким образом, единичные значения сигналов на выходах триггеров регистра появляются с приходом 1, 2, 4, 8 импульсов, что соответствует весовым коэффициентам двоичного кода. Поэтому с выходов триггеров регистра можно прочитать параллельный двоичный код числа импульсов, поступивших на его вход. Например, после прихода 5 импульсов единичные значения установятся на выходах Q1 и Q3 (см. пунктирную линию на рисунке 60,б), что соответствует коду числа 5: 0101B. Аналогично, после прихода 13-и импульсов на выходах триггеров установится код 1101B.

Если число входных импульсов NВХ>KСЧ, то при NВХ=KСЧ происходит переполнение счётчика, после чего счётчик возвращается в нулевое состояние и повторяет цикл работы.

После каждого цикла счёта на выходе последнего триггера возникают перепады напряжения, то есть формируется один импульс. Это свойство определяет второе назначение счётчиков - деление числа входных импульсов.

Если входные сигналы периодичны и следуют с частотой fВХ, то частота fВЫХ:

fВЫХ = fВХ / KСЧ (3.5)

В этом случае коэффициент счёта определяется как коэффициент деления и обозначается KДЕЛ.

У счётчика в режиме деления частоты используется сигнал только последнего триггера, а промежуточные состояния остальных триггеров не учитываются.

Всякий счётчик может быть использован как делитель частоты.

Реверсивный счётчик может работать в качестве суммирующего и вычитающего.

Суммирующий счётчик, как было показано выше, получается при подсоединении к входу последующего каскада прямого выхода предыдущего.

Каждый входной импульс увеличивает число, записанное в счётчик, на 1. Перенос информации из предыдущего разряда в последующий происходит при смене состояния предыдущего разряда (триггера) с 1 на 0.

Вычитающий счётчик получается при подсоединении к входу последующего каскада инверсного выхода предыдущего. Он действует обратным образом: двоичное число, хранящееся в счётчике, с каждым поступающим импульсом уменьшается на 1.

Перенос из младшего разряда в старший имеет место при смене состояния младшего разряда с 0 на 1.

Переполнение происходит после достижения счётчиком нулевого состояния, при этом в счётчик записывается максимально возможное значение, т.е. во все разряды - единицы.

Путём включения в схему суммирующего счётчика (рисунок 3.7), дополнительных ЛЭ, переключающих на вход последующего триггера прямого и инверсного выходов предыдущего, получается схема реверсивного счётчика. Фрагмент схемы реверсивного счётчика приведён на рисунке 3.8.

Рисунок 3.8 - Фрагмент схемы реверсивного счётчика

Схема имеет два входа для подачи входных сигналов: +1 - при работе в режиме суммирования, -1 - при работе в режиме вычитания. Дополнительный управляющий вход N задаёт направление счёта. При N=0 схема (рисунок 3.8) работает как суммирующий счётчик, а при N=1 - как вычитающий.

Для практической реализации электронных счётчиков используются интегральные микросхемы К155ИЕ2, К155ИЕ4 и К155ИЕ5 и более современных серий (например, К555), условные обозначения которых приведены на рисунке 3.9 а, б, в.



Рисунок 3.9 - Микросхемы счётчиков К155ИЕ2, К155ИЕ4 и К155ИЕ5

Структурные схемы счётчиков содержат по 4-е JK-триггера в счётном режиме. Первый триггер имеет отдельный вход C1 и прямой выход - 1, три оставшиеся триггера соединены между собой так, что образуют параллельные счётчики с коэффициентами счёта равными 5 (К15ИЕ2), 6 (К155ИЕ4) и 8 (К1ИЕ5). При соединении выхода первого триггера со входом C2 цепочки из 3-х триггеров образуются электронные счётчики с коэффициентами счёта 10, 12 и 16 соответственно.

Микросхемы имеют по два входа R, объединённые по «И». Микросхема К155ИЕ2 имеет кроме того входы установки в состояние 9, при котором первый и последний разряды устанавливаются в «1», а остальные в «0», то есть 10012=9.

Наличие входов установки, например, в «0», позволяет строить делители частоты (счётчики) с различными коэффициентами деления (счёта) в пределах 2-16 без использования дополнительных логических элементов.

На рисунке 3.9, г показано преобразование счётчика, имеющего коэффициент счёта KСЧ=12, в десятичный.

До прихода 10-го импульса схема работает как делитель частоты на 12. Десятый импульс переводит триггеры МС в состояние, при котором на выходах 4 и 6 МС формируются лог. «1».

Эти уровни, поступая на входы R, объединённые по «И», переводят МС в состояние «0»; в результате чего KСЧ (KДЕЛ) становится равным 10.

3.4 Разработка структурной схемы восьмиразрядного регистра хранения

Регистры - это важнейшие элементы структуры микропроцессоров (МП) и микроконтроллеров (МК).

Под структурой МП (МК) понимается собственно структурная схема реализации МП (МК) в целом, а также его функциональных узлов и блоков. На рис. 3.10 представлена структурная схема типового МК общего назначения - МК семейства AVR фирмы Atmel, являющегося одним из наиболее распространенных в настоящее время. Обозначения на рисунке 3.10:

1) ЭСППЗУ - электрически стираемое перепрограммируемое постоянное запоминающее устройство;

2) БСС - блок синхронизации и сброса;

3) АЛУ - арифметико-логическое устройство;

4) блок Т/С - блок таймеров-счетчиков;

5) порты В/В - порты ввода / вывода (в дальнейшем, для краткости - порты);

6) БИ - блоки интерфейса.

Типовой МК общего назначения включает в себя следующие основные функциональные узлы:

1) центральное процессорное устройство (называемое также ядром МК, по-английски core), состоящее из АЛУ, регистров общего назначения (РОН), регистра и декодера команд, программного счетчика (который определяет адрес очередной команды) и регистров статуса и управления; структура ядра, как правило, одинакова у всех МК семейства (подсемейства);

2) память команд и данных;

3) блок синхронизации и сброса МК;

4) блок прерываний;

5) набор периферийных (по отношению к ядру МК) устройств, основными из которых являются:

6) порты, выполняющие функции связи с устройствами, внешними по отношению к ИС МК;

7) таймеры/счетчики, предназначенные для реализации временных задержек, генерации сигналов с заданными временными параметрами и других частотно-временных функций;

8) сторожевой таймер, предназначенный для принудительного сброса МК при «зацикливании»;

9) блоки интерфейса, в состав которых входят блоки аналого-цифрового интерфейса (встроенные аналоговые компараторы, АЦП и ЦАП), блоки стандартного цифрового интерфейса между МК (блоки SPI, I2C и т. п.) и между МК и хост-устройствами, обычно блоки USART и USB.

При этом, как правило, разработчики МК не выделяют специальных выводов интегральных микросхем для вышеназванных периферийных устройств, а также БСС, ввиду ограниченного количества указанных выводов, с одной стороны, и большого количества и разнообразия периферийных устройств, входящих в состав современных МК - с другой. Поэтому в качестве внешних выводов периферийных устройств (например, входов АЦП, входов и выходов блоков стандартного интерфейса и т. п.) обычно используются выводы портов, программно сконфигурированные под выполнение соответствующих функций (рисунок 3.10). Их называют альтернативными функциями соответствующих выводов портов, в противоположность их «основным» функциям цифрового интерфейса с подчиненными по отношению к МК устройствами. У ряда конкретных МК специальные выводы ИС выделяются для БСС и для блоков аналого-цифрового интерфейса.



Рисунок 3.10 - Типовая структурная схема МК общего назначения

Рассмотрим структурную схему восьмиразрядного регистра хранения на примере одного из основных регистров микроконтроллера - регистра специальных функций (РСФ). Формат регистра специальных функций микроконтроллера представлен на рисунке 3.11.



Рисунок 3.11 - Формат регистра специальных функций микроконтроллера

Данный регистр состоит из 8-ми разрядов, каждый из которых предназначен для хранения одного бита информации (0 или 1). Каждый разряд регистра представляет собой D-триггер, в который путём программирования записывается соответствующий бит информации.

Назначение битов регистра специальных функций:

1) С - признак переноса;

2) DC - признак переноса из младшей тетрады в старшую;

3) Z - признак нулевого результата;

4) PD - признак режима пониженного энергопотребления, устанавливаемый в единичное состояние по включении питания или по сбросу сторожевого таймера, и сбрасываемый в нулевое состояние при переводе МК в ждущий режим;

5) ТО - признак переполнения сторожевого таймера, сбрасываемый в нулевое состояние по его переполнении и устанавливаемый в единичное состояние по включении питания, сбросу сторожевого таймера или переводу МК в ждущий режим;

6) РА0 - бит-указатель номера страницы памяти команд;

7) отмеченный серым цветом 6-й бит РСФ не задействован;

8) RBWUF - признак сброса МК входным сигналом порта В; устанавливается в единичное состояние после сброса МК при его выводе из ждущего режима изменением состояния какого-либо вывода порта В; после сброса МК по включении питания данный признак устанавливается в нулевое состояние.

Функциональная схема РСФ представлена в графической части.

Выводы по разделу

В данном разделе пояснительной записки к курсовой работе рассмотрены триггеры, регистры, электронные счётчики, а также функциональные блоки микропроцессоров и микроконтроллеров, построенные на их основе.

4. ВЫБОР И РАСЧЁТ ЭЛЕКТРОННОЙ ЦЕПИ АНАЛОГО-ЦИФРОВОГО ПРЕОБРАЗОВАНИЯ ЭЛЕКТРИЧЕСКИХ СИГНАЛОВ

4.1 Описание аналого-цифрового преобразователя

Аналого-цифровые преобразователи (АЦП) применяются в измерительных системах и измерительно-вычислительных комплексах для согласования аналоговых источников измерительных сигналов с цифровыми устройствами обработки и представления результатов измерения [10].

Различным методам построения АЦП соответствуют устройства, различающиеся по точности, быстродействию, помехозащищенности, сложности реализации. Одним из наиболее распространенных является метод поразрядного уравновешивания, называемый также методом последовательного приближения. В АЦП, построенном этим методом, код в регистре результата меняется так, чтобы обеспечить по возможности быстрое уравновешивание входного напряжения или тока напряжением или током, получаемым с выхода цифроаналогового преобразователя (ЦАП), присоединенного к упомянутому регистру. В этом разряде вначале устанавливается единица и оценивается знак разности преобразуемого сигнала и уравновешивающего сигнала, формируемого в ЦАП. Если выясняется, что уравновешивающий сигнал меньше преобразуемого, то установленная в старшем разряде единица в дальнейшем сохраняется, а если больше - то единица сбрасывается, то есть в дальнейшем в этом разряде будет сохраняться нуль. Далее таким же образом проверяется, нужна ли единица в соседнем младшем разряде регистра. И так уравновешивание продолжается до тех пор, пока не будут опрошены все разряды регистра, включая самый младший. Указанная программа уравновешивания реализуется с помощью логических цепей, входящий в состав регистра результата, называемого в данном случае регистром последовательного приближения. На входы этого регистра поступают тактовые импульсы и выходной сигнал компаратора, сравнивающего преобразуемый сигнал и уравновешивающий сигнал с выхода ЦАП.

Рассмотрим схемы включения и функциональные возможности некоторых АЦП последовательного приближения, выпускаемых отечественной промышленностью. Схемы включения АЦП показаны на рисунке 4.1.

а - внешний вид микросхемы последовательного АЦП;

б - схема инвертирующего нормирующего усилителя;

в - внешний вид микросхемы параллельного АЦП;

г - схема неинвертирующего нормирующего усилителя;

Рисунок 4.1 - Схемы включения аналого-цифровых преобразователей

Рассмотрим схемы включения и функциональные возможности некоторых типов АЦП последовательного приближения, выпускаемых отечественной промышленностью.

На рисунке 4.1, а показана схема включения АЦП К572ПВ1. Этот двенадцатиразрядный АЦП имеет выходные каскады с тремя состояниями (0,1 и высокоимпедансное), благодаря чему может выдавать информацию на системную шину микропроцессора контроллера. Более того, кодовые выводы АЦП могут использоваться не только для вывода, но и для ввода дискретных сигналов, то есть этот АЦП имеет двунаправленный кодовый канал. Возможность записать внешний код в выходной регистр позволяет использовать данную микросхему также в качестве цифро-аналогового преобразователя. Переключение кодового канала на ввод или на вывод производится сигналом, подаваемым на вход V(режим): если V=0, то осуществляется вывод кода, если V=1, то ввод. Перевод кодового канала в высокоимпедансное состояние производится подачей нулевого сигнала на входы LE (управление восемью младшими разрядами канала) и НЕ (управление четырьмя старшими разрядами). Благодаря наличию этих входов информации с АЦП может выводиться побайтно на восьмиразрядную шину данных.

Работа преобразователя синхронизируется тактовыми импульсами, подаваемыми на тактовый вход С интегральной микросхемы. Частота этих импульсов не должна быть более 250 кГц.

Как видно на рисунке 4.1, а, для построения АЦП микросхему К572ПВ1 нужно дополнить источником опорного напряжения UR, операционным усилителем А1 и компаратором А2. Операционный усилитель А1 используется для преобразования напряжение выходного тока I1, входящего в микросхему ЦАП. Выход дополняющего тока I2 и вывод последнего резистора (вывод I3) ЦАП соединяются с общим проводом. В качестве резистора обратной связи усилителя А1 используется один из резисторов, входящих в микросхему. В распоряжении пользователя имеютсячетыре таких резистора, сопротивления которых соотносятся по двоичному закону: 2R, R, R/2, R/4 (R?10кОм). На рис 4.1, а эти резисторы для наглядности показаны вне контура условного обозначения АЦП.

Компаратор А2 сравнивает выходные напряжение ЦАП, снимаемое с выхода А1, с преобразуемым напряжением Uвх.. Результат сравнения подаётся на вход С1 (сравнение АЦП и используется для управления внутренним регистром последовательного приближения.

При включении АЦП про схеме рисунка 4.1, а обеспечивается преобразование напряжения Uвхот 0 до -UR. Если же обратную связь усилителя А1 вместо сопротивления R включить сопротивления 2R или R/2, то предельное значение Uвх станет равным -2URили -UR/2. Опорное напряжение в этом преобразователе может изменяться в пределах от -15 до +15В.

АЦП на основе микросхемы К572ПВ1 можно построить и без операционного усилителя А1, если выход I1 соединить непосредственно с неинвертирующим входом компаратора, и на этот же вход через резистор R подать преобразуемое напряжение Uвх. Инвертирующий вход компаратора при этом заземляется. Так проводится сравнение с нулём суммы токов Uвх/R и I1.

В обоих вариантах АЦП (с ОУ и без него) опорное напряжение UR должно иметь полярность, противоположную полярности преобразуемого напряжения Uвх. Описанные схемы включения АЦП предполагают отрицательное опорное напряжение UR. При положительном UR входы компаратора следует поменять местами.

Возможно построение двухполярного АЦП на основе микросхемы К572ПВ1. Соответствующие этому режиму схемы подключения ОУ и компаратора с входящими в микросхему резисторами показаны на рисунке 4.1, б и г. В обоих случаях выходной ток встроенного ЦАП подается ни И-вход ОУ А1. Смещение характеристики преобразователя производится благодаря соединению опорного источника АЦП через резистор со входом компаратора А2, выход которого в свою очередь соединяется со входом С1 АЦП. Схеме рисунка 4.1, б соответствует диапазон изменения от - , схеме рисунка 4.1, г - диапазон от до .

Запуск АЦП производится положительным импульсом, подаваемым на вход ST (старт). Весь цикл преобразования длится 28 периодов тактовых импульсов: 2 периода - сброс, 24 - периода реализация программы последовательного приближения и 2 периода - формирование положительного импульса на выходе DR (готовности данных). Цикл преобразования АЦП может быть закончен досрочно путём передачи повторного импульса запуска на вход ST, Так сокращается время преобразования и соответственно разрядность АЦП. Если требуется организовать циклическую работу АЦП, то соединяется между собой выход ZO (выход цикла) и вход ZI (выход цикла).

Схема включения микросхемы K572ПВ1 в режиме ЦАП показана на рисунке4.1, в. В этом случае на вход V подается 1 и через кодовый канал входной код N записывается в выходной регистр, управляющий работай ЦАП. Операционный усилитель А1 преобразует входной ток ЦАП в напряжение . Внешняя кодовая информация в выходной регистр может быть записан также последовательно по входу D1. Записываемый код на этот вход подается, начиная с младших разрядов, синхронно с парами тактовых импульсов (запись 12 разрядов кода занимает время, равно 24 периодам тактовых импульсов). Преобразователь имеет вход RE, разрешающий смену кода в выходном регистре. Этот код может измениться только при RE=1. Если же RE=0,то в регистре хранится ранее введенный в него код.

Преобразователь Л572ПВ1 питается от двух источников =5?15В и =-15В. Значение =5 В используется при работе АЦП с цифровыми ТТЛ-схемами. . Если же сигналы на АЦП подаются с цифровых КМОП-схем, то напряжение может быть повышено до 15В. В преобразователе имеется два земляных вывода: «аналоговая земля» CD. Не следует смешивать эти выводы: Аналоговую землю следует использовать в качестве низкопотенциальной точки для входного и опорного напряжений, а цифровую - в качестве общей точки для дискретных сигналов. Соединять между собой указанные земляне выводы нужно только в одной точке - на клемме источника питания.

Отечественная промышленность выпускает также функционально законченные интегральные АЦП, в состав которых входят все узлы, необходимые для реализации аналого-цифрового преобразования методом последовательного приближения (микросхемы К1108ПВ1 и К1113ПВ1).

Десятиразрядный АЦП К1108ПВ1 может работать как с внешним, так и с внутренним тактовым генератором. В первом случае на вход С подаются тактовые импульсы с выхода ЭСЛ инвертора (уровни - 0,9; -1,7В), а во втором этот вход соединяется с общим проводом емкостью 25 пФ. Эта емкость может быть увеличена в случае, если требуется снизить частоту тактового генератора и соответственно увеличить время преобразования. Вместо емкости может быть включен кварцевый резонатор, имеющий резонансную частоту, примерно равную 13,6 МГц.

Все цифровые входы АЦП К1108ПВ1, за исключением входов С и V, рассчитаны на работу с цифровыми ТТЛ-схемами. Вход С, как уже упоминалось, оперирует с сигналами характерными для ЭСЛ-схем. Вход V позволяет использовать АЦП как в полном десятиразрядном режиме (время преобразования 0.9 мкс), так и в укороченном восьмиразрядном (время преобразования 0,75 мкс). В первом случае вход V следует соединить с цифровой землей.

Основные параметры описанных выше интегральных АЦП последовательного приближения приведены в таблице 4.1.

Таблица 4.1 - Основные параметры интегральных АЦП

Тип микросхемы	Число разрядов	Время преобразования мкс	Нелинейность квантов	Дифференциальная нелинейность, квантов	Напряжения питания, В	Потребляемая мощность, мВт	Зарубежный аналог
К5572ПВ1А К572ПВ3 К572ПВ4 К1108ПВ1А К1113ПВ1А	12 8 8 10 10	110 15 32 0,9 30	4 0,5 0,5 0,75 1	2 0,75 0,5 1 1	+5…15; -15 5 +5 +5;-5,2 +5;-15	30 25 15 800 225	AD7570 AD7574 AD7581 ? AD571

При практическом использовании рассмотренных АЦП, равно как и АЦП других типов, следует, что наличие высокоскоростных узлов приводит к необходимости обращать особое внимание на цепи питания. В частности, следует обеспечить предельно низкие выходные импедансы цепей заземления и питания вплоть до частот 10-20 МГц. Для этого стоит шунтировать цепи питания фильтрующими конденсаторами, сглаживающими как низкочастотные, так и высокочастотные пульсации, и располагать эти конденсаторы максимально близко к выводам микросхем.

4.2 Расчёт суммарной погрешности преобразования сигнала в код

Имеется несколько источников погрешности АЦП. Ошибки квантования и (считая, что АЦП должен быть линейным) нелинейности присущи любому аналого-цифровому преобразованию. Кроме того, существуют так называемые апертурные ошибки, они проявляются при преобразовании сигнала в целом (а не одного отсчёта).

Эти ошибки измеряются в единицах, называемых МЗР - младший значащий разряд. В приведённом выше примере 8-битного двоичного АЦП ошибка в 1 МЗР составляет 1/256 от полного диапазона сигнала, то есть 0,4 %, в 5-тритном троичном АЦП ошибка в 1 МЗР составляет 1/243 от полного диапазона сигнала, то есть 0,412 %, в 8-тритном троичном АЦП ошибка в 1 МЗР составляет 1/6561, то есть 0,015 %.

Ошибки квантования являются следствием ограниченного разрешения АЦП. Этот недостаток не может быть устранён ни при каком типе аналого-цифрового преобразования. Абсолютная величина ошибки квантования при каждом отсчёте находится в пределах от нуля до половины МЗР.

Как правило, амплитуда входного сигнала много больше, чем МЗР. В этом случае ошибка квантования не коррелирована с сигналом и имеет равномерное распределение. Её среднеквадратическое значение совпадает с среднеквадратичным отклонением распределения, которое равно

(4.1)

В случае 8-битного АЦП погрешность составит 0,113 %.