Розробка алгоритму роботи спеціалізованого обчислювача

Размещено на http://www.allbest.ru/

Дипломна робота на тему:

Розробка алгоритму роботи спеціалізованого обчислювача

Зміст

Введення

1. Аналіз вихідних даних

1.1 Аналіз алгоритму роботи спеціалізованого обчислювача

1.2 Вибір переліку й об'єму региструємої інформації

1.3 Аналіз конструкції

2. Розробка функціональної схеми й вибір елементної бази

2.1 Опис функціональної схеми системи

2.1.1 Вузол прийому інформації з комунікаційного порту уведення/висновку мікропроцесора 1879ВМ1

2.1.2 Блок обміну з послідовним портом

2.1.3 Блок обміну з буферною пам'яттю

2.1.4 Швидкісна буферна пам'ять

2.1.5 Блок узгодження з мікроконтролером

2.1.6 Блок обміну з годинниками реального часу

2.1.7 Блок обміну з основним накопичувачем

2.1.8 Мікроконтролер

2.1.9 Накопичувач

2.2 Вибір елементної бази

3. Розробка принципової електричної схеми

3.1 Мікросхема ПЛИС зі схемою завантаження

3.2 Контролер обміну з USB каналом

3.3 Мікросхема годин реального часу і їхнє живлення

3.4 Компонування банків накопичувача

3.5 Швидка проміжна пам'ять

3.6 Вихідні дані на проектування розроблювальної системи

4. Розробка алгоритму роботи системи

5. Економічні розрахунки

5.1 Розрахунок прямих витрат на виробництво системи

5.1.1 Розрахунок витрат на сировину й матеріали

5.1.2 Розрахунок витрат на комплектуючі системи й напівфабрикати (покупні)

5.1.3 Розрахунок заробітної плати виробничих робітників

5.1.4 Розрахунок витрат на електроенергію

5.1.5 Амортизаційні відрахування

5.1.6 Накладні витрати

Висновок

Список джерел

Введення

У наш час у розвитку мікроелектроніки, як в Україні, так і за рубежем пройшов певний етап, що дозволив по іншому подивитися на проектування сучасних радіотехнічних приладів.

Зросла складність приладів, але помітно зменшилися їхні габарити, що відбиває загальний розвиток мікроелектронної елементної бази. Одну із провідних ролей стали грати процесорні технології, широко застосовується цифрова обробка.

Сучасна система реєстрації даних - це високопродуктивний обчислювач, що має у своїй основі процесор або контролер, накопичувач інформації великого об'єму й високошвидкісні інтерфейси зв'язку.

При побудові системи реєстрації необхідно враховувати всі сучасні тенденції розвитку мікроелектроніки. У першу чергу це мікросхеми енергонезалежної пам'яті великого об'єму. Останні доступні рішення в області мікроконтролерів дозволяють застосовувати такі інтерфейси як USB. Як основна ланка, що дозволяє сполучити різні по інтерфейсах вузли, можуть застосовуватися програмувальні логічні матриці. Одна така мікросхема замінить десятки дискретних елементів, тим самим різко скорочуючи розміри системи реєстрації. При цьому споживана потужність буде мінімальна й з'явиться гнучкість при побудові апаратної частини.

система реєстрація елементний обчислювач схема

1. Аналіз вихідних даних

1.1 Аналіз алгоритму роботи спеціалізованого обчислювача

Основною вимогою, що повинне дотримуватися при здійсненні сполучення розроблювальної системи реєстрації вхідних сигналів і проміжних результатів обробки сигналів зі спеціалізованим обчислювачем, є забезпечення штатного функціонування спеціалізованого обчислювача без істотного погіршення його динамічних характеристик (не більше 3 %).

У штатній роботі спеціалізований обчислювач проводить виміри висоти вектора шляхової швидкості із частотою 33 Гц. Цикл виміру розбитий на два етапи:

- випромінювання й обробка результатів высотомерного каналу;

- випромінювання й обробка результатів швидкісного каналу.

На малюнку 1.1 наведена циклограма функціонування спеціалізованого обчислювача. З малюнка 1.1 видно, що процес підготовки пакета швидкісного каналу, його випромінювання розподілений по трьох циклах роботи спеціалізованого обчислювача, у той час як видача масиву в розроблювальну систему здійснюється в кожному циклі. На циклограмі роботи показані моменти часу, у які обчислювач готовий передати блок інформації, що ставиться до даного виміру. Із цього треба, що цикл роботи розроблювального блоку від прийому інформації до моменту готовності прийняти черговий блок даних повинен бути менше 30 мс.

Такі вихідні дані, як число імпульсів у сеансі випромінювання, тривалість випромінювання, період повторення імпульсів, впливають на розмір переданого блоку інформації. Передача інформації із процесора 1879ВМ1 виробляється за допомогою байтного швидкісного інтерфейсу.

Швидкість передачі інформації становить до 20 Мб/с. Робота цього інтерфейсу сповільнює процесор на (12,5 - 15) %. Оптимальний час передачі інформації становить не більше 5 мс, що приведе до зниження швидкодії системи на 2,5 %.

1.2 Вибір переліку й об'єму региструємої інформації

Процесор осередку АЦП-079-03, що входить до складу спеціалізованого обчислювача, оперує 32-х розрядними словами. Тому, дані, призначені для передачі від осередку АЦП-079-03 до розроблювальної системи реєстрації даних, будуть мати мінімальний розмір, рівному одному слову мікропроцесора (32 біта).

Пакет даних для запису передається в систему реєстрації даних на кожному циклі роботи спеціалізованого обчислювача. Для реалізації наступної обробки інформації, отриманої в ході випробувань, необхідно розділити пакети між собою. Для цього кожний пакет починається з певного коду, що є ознакою початку пакета й номера пакета. Також має сенс записувати внутрішній системний час спеціалізованого обчислювача. Таким чином, для однозначної ідентифікації записаного пакета даних необхідні три наступні параметри:

ознака початку пакета даних. Для виключення випадкового збігу коду початку пакета з даними, ознака початку пакета повинен мати розмір рівний двом словам мікропроцесора (8 байт);

номер пакета. Виходячи з умов технічного завдання, система реєстрації даних повинна забезпечувати час запису до 1 години. При частоті приходу пакетів 1/33 мс максимальна кількість прийнятих пакетів буде порядку 11000 що менше максимального числа, яку можна задати за допомогою 32-х розрядного двійкового коду. Отже, для номера пакета можна використовувати 1 слово мікропроцесора (4 байти);

системний час. Для передачі системного часу досить 1 слова мікропроцесора (4 байти).

Для повного аналізу роботи висотоміра поряд з результатами обробки отриманих даних необхідно також мати апріорні дані.

Апріорні дані вертикального каналу наведені в таблиці 1.1.

Таблиця 1.1 - Апріорні дані вертикального каналу.

Довжина, байт	Змінна	Призначення
4	Regim	Режим роботи виробу
4	Regim_RV	Різновид режиму роботи
4	CodFwrk	Код частоти
4	Diapazon	Номер діапазону вертикального каналу
4	CodLongAM	Тривалість зондувальних імпульсів
4	Blank	Ознака «бланкирования» прямого сигналу
4	CodNonius	Код ноніуса
4	Hmin	Початок інтервалу спостереження (пошуку)
4	Hmax	Кінець інтервалу спостереження (пошуку)
4	KolDirok	Кількість шумових стробов в «згортку» сигналу
4	L0	Зсув початку «згортки» у пакеті
4	Lsm	Ширина інтервалу побудови «згортки»
4	CodARU	Код АРУ
4	Cod_AR	Код АР (придушення потужності випромінювання)
4	Cod_IZ	Код З (придушення потужності випромінювання)

Змінні, що зберігають результати обробки вертикального каналу, наведені в таблиці 1.2.

Таблиця 1.2 - Змінні, що зберігають результати обробки вертикального каналу.

Довжина, байт	Змінна	Призначення
4	SysRg	Регістр керування
4	Matr	Матриця стану виробу
4	Prizn	Регістр ознак
4	Hi	Усереднена оцінка висоти
4	Hirv	Миттєва оцінка висоти
4	Num_Swr	Кількість отсчетов в «згортку» сигналу
4	Num_K	Кількість оброблюваних крапок для доплеровского фільтра
4	FlagACP	Ознака перевантаження АЦП
4	Max_Swr	Положення максимуму «згортки»
4	Over_Min	Кількість переповнення АЦП знизу
4	Over_Max	Кількість переповнення АЦП зверху
4	Nap	Кількість крапок апроксимації фронту
4	Im	Номер відліку 1-го перевищення порога
4	Nap_F	Ознака апроксимації фронту
4	Zahvat	Ознака захоплення сигналу вертикального каналу
4	LngZhv	Ознака справності вертикального каналу
4	CntZhv	Кількість захоплень сигналу вертикального каналу
4	Num_Usr	Максимальна кількість усереднень оцінок висоти
4	P_Beg	Покажчик початку магазина оцінок висоти
4	P_End	Покажчик кінця магазина оцінок висоти
4	Tek_Usr	Кількість усереднень оцінок висоти
4	Tek_K0	Коефіцієнт для прогнозуючого фільтра оцінок висоти
4	Tek_K1	Коефіцієнт для прогнозуючого фільтра оцінок висоти
4	Hv	Висота хвилі
Довжина, байт	Змінна	Призначення
4	STimer	Період запису оцінок висоти
4	ATimer	Період запису оцінок висоти (грубо)
4	CntRez	Лічильник кількості вимірів Hволны
4	FlagSM	Ознака «суша/море»
4	Nak_ARU	Максимальне значення «згортки» для регулювання АРУ
4	Max_ARU	Поріг для зміни кроку регулювання АРУ
4	Min_ARU	Поріг для зміни кроку регулювання АРУ
1024	Swertka	«Згортка» сигналу вертикального каналу

Змінні, що зберігають апріорні дані швидкісного каналу, наведені в таблиці 1.3.

Таблиця 1.3 - Змінні, що зберігають апріорні дані швидкісний канал.

Довжина, байт	Змінна	Призначення
4	Regim_SS	Ознака виміру швидкості
4	ModeAK	Режим виміру швидкості (звичайний або в неоднозначності)
4	DeltaAK	Програмний ноніус
4	Lsm_signal	Сигнальний строб швидкісного каналу
4	Lsm_noise	Шумовий строб швидкісного каналу
4	Nsm_SS	Програмний ноніус
4	Nu_Vob_I	Код вобуляции в пакеті
4	Nu_Vob_F	Усереднений код вобуляции
4	Ntau0_SS	Середнє значення транспортних затримок
4	Flag_Sdv_BKF	Ознака необхідності перерахування ВКФ

Змінні, що зберігають результати обробки прийнятих даних по швидкісному каналі, наведені в таблиці 1.4.

Таблиця 1.4 - Змінні, що зберігають результати обробки прийнятих даних.

Довжина, байт	Змінна	Призначення
4	MiddleVobI	Середній період повторення імпульсів у пакеті
4	MiddleVobF	Середній період повторення імпульсів після межпакетного усереднення
4	SpecRegim	Ознака спецрежима для швидкісного каналу
4	OverDataBKF	Лічильник переповнення АЦП у швидкісному каналі
4	Dsp1	Дисперсія сигналу, прийнятого 1-й антеною
4	Dsp2	Дисперсія сигналу, прийнятого 2-й антеною
4	Dsp3	Дисперсія сигналу, прийнятого 3-й антеною
4	Li	Ознака відбраковування ВКФ по дисперсії
4	L_Signal	Загальна ознака відбраковування ВКФ по дисперсії
4	P_BKF_Beg	Покажчик початку магазина ВКФ
4	P_BKF_End	Покажчик кінця магазина ВКФ
4	Tek_BKF_Usr	Кількість усереднень ВКФ
4	Step_BKF_Usr	Зміна кількості усереднень ВКФ
4	Zero_F_BKF_SS	Зарезервовано
4	N_zhv_SS	Кількість захоплень у швидкісному каналі
4	Zahvat_SS	Ознака захоплення сигналу у швидкісному каналі
4	LngZhv_SS	Ознака справності швидкісного каналу
4	Cnt_Zahvat_SS	Лічильник захоплень у швидкісному каналі
4	F_Max_SS12	Максимум 1-й ВКФ
4	F_Max_SS23	Максимум 2-й ВКФ
4	N_Max_SS12	Положення максимуму 1-й ВКФ
4	N_Max_SS23	Положення максимуму 2-й ВКФ
4	M_Wide_SS12	Положення лівої границі 1-й ВКФ за рівнем 0,5 від максимуму
4	P_Wide_SS12	Положення правої границі 2-й ВКФ за рівнем 0,5 від максимуму
4	M_Wide_SS23	Положення лівої границі 1-й ВКФ за рівнем 0,5 від максимуму
4	P_Wide_SS23	Положення правої границі 2-й ВКФ за рівнем 0,5 від максимуму
4	No_Koso_12	Ознака заборони аналізу перекручування 1-й ВКФ
4	No_Koso_23	Ознака заборони аналізу перекручування 2-й ВКФ
4	Wide1_SS	Ширина 1-й ВКФ
4	Wide2_SS	Ширина 2-й ВКФ
4	Ntau1_SSF	Транспортна затримка для 1-й ВКФ
4	Ntau2_SSF	Транспортна затримка для 2-й ВКФ
4	Ntau1_SS	Транспортна затримка для 1-й ВКФ із урахуванням обмежень
4	Ntau1_SS	Транспортна затримка для 2-й ВКФ із урахуванням обмежень
4	NtauF_1	Усереднена транспортна затримка для 1-й ВКФ
4	NtauF_2	Усереднена транспортна затримка для 2-й ВКФ
4	DelatNtau	Виправлення для суми транспортних затримок
4	SpeedVx	Поздовжня швидкість
4	SpeedVy	Вертикальна швидкість
4	SpeedVz	Поперечна швидкість
4	Bsn	Кут зносу
4	SpeedVxi	Миттєве значення поздовжньої швидкості
4	SpeedVzi	Миттєве значення поперечної швидкості
4	Bsni	Миттєве значення кута зносу
4	SpeedVzF	Усереднена поздовжня швидкість
4	BsnF	Усереднений кут зносу
4	P_Beg_SS	Покажчик початку магазина оцінок поздовжньої швидкості
4	P_End_SS	Покажчик кінця магазина оцінок поздовжньої швидкості
4	Tek_Usr_SS	Кількість усереднень у поздовжньому каналі
4	Step_Usr_SS	Зміна кількості усереднень у поздовжньому каналі
4	Tek_K0_SS	Коефіцієнт для прогнозуючого фільтра оцінок поздовжньої швидкості
4	Tek_K1_SS	Коефіцієнт для прогнозуючого фільтра оцінок поздовжньої швидкості
64	F_BKF12_SS	1-я ВКФ
64	F_BKF23_SS	2-я ВКФ
2048	-	Сигнал швидкісного каналу ( 1-й зріз)
2048	-	Сигнал швидкісного каналу ( 2-й зріз)
2048	-	Сигнал швидкісного каналу ( 3-й зріз)
2048	-	Сигнал швидкісного каналу ( 4-й зріз)
2048	-	Сигнал швидкісного каналу ( 5-й зріз)
2048	-	Сигнал швидкісного каналу ( 6-й зріз)
2048	-	Сигнал швидкісного каналу ( 7-й зріз)

У підсумку сумарний об'єм одного пакета інформації виходить рівним 16 кбайт. У систему реєстрації інформації пакети приходять із частотою 33 Гц, отже, за 1 годину роботи системи в неї прийде 110 тис. пакетів інформації. Виходячи із загального часу запису інформації виходить необхідний об'єм накопичувача

V_нак= 16 кбайт · 110 тис.. пакетів 2Гб.

Для підвищення надійності зберігання інформації, застосуємо запис інформації з подвійним резервуванням, отже, необхідний об'єм накопичувача збільшиться у два рази й складе 4 Гб.

1.3 Аналіз конструкції

Розроблювальна конструкція призначена для збереження в процесі натурних випробувань спеціалізованого обчислювача інформації. Блок повинен бути сполучимо як механічно, так і електрично з осередком спеціалізованого обчислювача АЦП-079-03 і вбудовуватися у вже готовий виріб А-079, або А-079-01. На малюнку 1.2 представлений ескіз осередку спеціалізованого обчислювача АЦП-079-03.

Малюнок 1.2 - Ескіз осередку спеціалізованого обчислювача АЦП-079-03

Осередок АЦП-079-03 складається з багатошарової друкованої плати розміром 180(90 мм, шести фіксованих крапок, через які за допомогою гвинтів здійснюється кріплення осередку, і двох сигнальних рознімань Х1 і Х2 - типи ESQT-130-02-G-Q-368 з напрямними ATS-30-Q.

У таблицях 1.5 і 1.6 представлені контакти рознімань Х1, Х2 і відповідні їм сигнали.

Таблиця 1.5 - Рознімання Х1

Контакт	Ланцюг	Контакт	Ланцюг	Контакт	Ланцюг
1	Корпус	9	ГД12	17	ТМ НРВ
2	Корпус	10	ГД1	18	УПР АРУ
3	Корпус	11	ГД2	19	УПР АР
4	Корпус	12	-	20	ТМ АР
5	ГД13	13	Корпус	21	ТМ АРУ
6	ГД0	14	Корпус	22	-
7	-	15	Корпус	23	-
8	-	16	Корпус	24	-
25	Корпус	51	Корпус	77	Корпус
26	Корпус	52	Корпус	78	Корпус
27	Корпус	53	ТМ Відео 2	79	Корпус
28	Корпус	54	INITM5	80	Корпус
29	ГД15	55	INITM4	81	Імпульс мод. 1
30	ГД3	56	ТМ Відео 1	22	Імпульс мод. 2
31	ГД4	57	INITM2	23	ВИ1
32	ГД11	58	INITM3	84	ВИ2
33	ГД7	59	INITM1	85	Корпус
34	ГД14	60	INITM0	86	Корпус
35	ГД5	61	Корпус	87	Корпус
36	ГД10	62	Корпус	88	Корпус
37	Корпус	63	Корпус	89	ГД8
38	Корпус	64	Корпус	80	ГД6
39	Корпус	65	Скидання ДО	91	ГД9
40	Корпус	66	Запис	92	-
41	ТМХ1	67	-	93	Корпус
42	ТМХ2	68	-	94	Корпус
43	ТМХ3	69	А3	95	Корпус
44	ТМХ4	70	10МН	96	Корпус
45	Моделиро-Вание	71	-	97	З2
46	-	72	-	38	КАПРМ
47	ТМХ5	73	А1	99	Мод. АМ
48	ТМХ0	74	А2	100	Резерв
49	Корпус	75	Вихід ДО	101	ФМ2
50	Корпус	76	Читання	102	ФМ1
103	КАПП	109	З1	115	КЧ2
104	ВСК	110	КАПРМ1	116	КЧ1
105	Корпус	111	КАПРМ2	117	Корпус
106	Корпус	112	АМ	118	Корпус
107	Корпус	113	КЧ4	119	Корпус
108	Корпус	114	КЧ3	120	Корпус

Таблиця 1.6 - Рознімання Х2

Контакт	Ланцюг	Контакт	Ланцюг	Контакт	Ланцюг
1	Корпус	19	Корпус	37	D7
2	Корпус	20	Корпус	38	K D2
3	Корпус	21	D1	39	AS
4	Корпус	22	Корпус	40	DS
5	WAIT	23	+5BI	41	K AS
6	Корпус	24	+5BI	42	K D1
7	+15У	25	WRITE	43	K D7
8	+15У	26	Корпус	44	D6
9	-	27	Корпус	45	J2_TMS
10	Корпус	28	Корпус	46	J2_TCK
11	-15У	29	J1_TCK_KO	47	J2_TD0
12	-15У	30	J1_TDO_KO	48	J2_TDI
13	D5	31	J1_TDI_KO	49	+5B
14	Корпус	32	J1_TMS_KO	50	+5B
15	-5BI	33	D4	51	+5B
16	-5BI	34	D3	52	+5B
17	CPU_INIT	35	D0	53	Корпус
18	Корпус	36	D2	54	Корпус
55	Корпус	78	LN6	100	REZ_RAZ2
56	Корпус	79	K D3	101	Корпус
58	J1_TD0	80	K D0	102	Корпус
59	J1_TDI	81	LN7	103	Корпус
60	J1_TMS	82	LN1	104	Корпус
61	LN12	83	-	105	+3.3B
62	-	84	ТД2	106	+3.3B
63	K D5	85	LN5	107	+3.3B
64	K DS	86	LN4	108	+3.3B
65	LN8	87	RY/BY KO	109	+3.3B
66	LN11	88	-	110	+3.3B
67	-	89	K WAIT	111	+3.3B
68	+5.5 B II	90	-	112	+3.3B
69	LN0	91	K D6	113	Корпус
70	LN9	92	ТД3	114	Корпус
71	-	93	K WRITE	115	Корпус
72	5.5 B общ.	94	-	116	Корпус
73	LN10	95	-	117	-
74	LN2	96	-	118	ТД
75	-	97	K D4	119	ТД
76	-5.5 B II	98	ТД4	120	Корпус
77	LN3	99	REZ_RAZ1

Електрична сполука розроблювальної системи із платою АЦП-079-03 буде здійснюватися за допомогою цих рознімань (Х1, Х2).

Вхідними сигналами системи реєстрації даних є:

шини живлення (може використовуватися вся номенклатура живлячих напруг);

послідовний байтний порт мікропроцесора LINK (LN0 - LN12).

Виходячи з аналізу ланцюгів у з'єднувачах Х1 і Х2 одержуємо, що всі необхідні сигнали перебувають на розніманні Х2, отже рознімання Х1 буде використовуватися тільки для дублювання ланцюгів корпуса і як механічний з'єднувач. У таблиці 1.6 наведені контакти рознімання Х2 розроблювальні осередки й сигнали відповідні їм, які передбачається використовувати для зв'язку з осередком АЦП-079-03.

Тому що розроблювальний осередок буде використовуватися в складі спеціалізованого обчислювача необхідно забезпечити додаткове механічне кріплення. Отже потрібно забезпечити сумісність системи реєстрації даних і осередку АЦП-079-03 по місцях механічного кріплення. Для здійснення механічного кріплення осередків у складі виробу необхідно використовувати кріплення (болти, домкрати) більшої довгі.

Ескіз системи в складі спеціалізованого обчислювача представлений на малюнку 1.3.



Малюнок 1.4 - Ескіз механічного кріплення системи в спеціалізованому обчислювачі.

2. Розробка функціональної схеми й вибір елементної бази

2.1 Опис функціональної схеми системи

Для того щоб виконати дане завдання нам необхідно мати наступні вузли:

- вузол прийому інформації з комунікаційного порту уведення/висновку мікропроцесора 1879ВМ1;

- блок обміну з послідовним портом;

- блок обміну з буферною пам'яттю;

- швидкісна буферна пам'ять;

- блок узгодження з мікроконтролером;

- блок обміну з годинниками реального часу;

- блок обміну з основним накопичувачем;

- мікроконтролер;

- накопичувач.

2.1.1 Вузол прийому інформації з комунікаційного порту уведення/висновку мікропроцесора 1879ВМ1

Інформація надходить із темпом 20 Мбайт/сек, тобто період відновлення інформації 50 нс. Надалі цю інформацію необхідно зберігати в накопичувачі. Для забезпечення необхідного об'єму региструємої інформації (8 Гб) у прийнятних геометричних розмірах доцільно застосовувати накопичувачі на базі мікросхем Flash або малогабаритні жорсткі диски. Тому що розроблювальний блок буде використовуватися у твердих кліматичних і механічних умовах, у яких не можуть працювати жорсткі диски, то буде використовуватися накопичувач. Сучасні накопичувачі великого об'єму на базі мікросхем Flash пам'яті не здатні забезпечити високий темп запису, отже, нам необхідна проміжна швидкісна пам'ять. Об'єм даної проміжної пам'яті повинен бути вище, ніж одиничний пакет інформації, переданої за один обмін. Прийнятий пакет даних, збережений у проміжній буферній пам'яті, необхідно переписати в основний накопичувач до приходу наступної пачки інформації (33 мс).

Виходячи з умов технічного завдання для керування нашою системою й забезпечення зв'язку із ПК нам необхідний мікроконтролер з убудованим USB-Інтерфейсом. Але мікроконтролер не зможе забезпечити достатньої швидкодії. Тому для перезапису даних із проміжної буферної пам'яті в основний накопичувач необхідно використовувати апаратний автомат перезапису даних, яким буде управляти мікроконтролер.

Для синхронізації інформації з розроблювального блоку з іншими приладами реєстрації, а так само для прив'язки інформації нам необхідні годинник реального часу, вони дозволять реєструвати час приходу нового пакета інформації від спеціалізованого обчислювача. Тим самим ми показали необхідність п'яти блоків: мікроконтролера, проміжної буферної пам'яті, основного накопичувача великого об'єму, автомата перезапису даних із проміжної буферної пам'яті в основний накопичувач і годин реального часу. Для того, щоб зв'язати всі вузли між собою необхідно погодити інтерфейси. Для функції узгодження нам необхідні вузли які за це відповідають.

На основі даних міркувань ми одержуємо функціональну схему, наведену на малюнку 2.1.

2.1.2 Блок обміну з послідовним портом

Блок обміну з послідовним портом приймає інформацію від спеціалізованого обчислювача по комунікаційному порту уведення/висновку мікропроцесора 1879ВМ1 і передає її в блок обміну із проміжною буферною пам'яттю. Даний блок містить наступні вхідні сигнали:

- восьми розрядну шину даних;

- один сигнал - строб готовності даних;

- один сигнал прийому даних.

Вихідні сигнали блоку:

- шина адреси;

- шина даних;

- сигнал запису даних;

- сигнал відповіді для комунікаційного порту.

Даний блок виконує наступні функції:

- приймає інформацію ;

- синхронізує прийняту інформацію з тактовим генератором;

- формує сигнал відповіді для комунікаційного порту уведення/ висновку мікропроцесора 1879ВМ1 про те, що дані прийняті, котрий необхідний для функціонування інтерфейсу LINK;

- веде підрахунок прийнятих байт інформації для формування сигналу закінчення сеансу обміну зі спеціалізованим обчислювачем;

- формує шину даних, шину адреси, сигнал запису для роботи із проміжною буферною пам'яттю;

- формує сигнал закінчення сеансу обміну.

2.1.3 Блок обміну з буферною пам'яттю

Даний блок служить для перетворення інтерфейсу швидкісної буферної пам'яті й забезпечує три наступні режими роботи пам'яті:

- запис прийнятої інформації, що надходить від блоку обміну з послідовним портом у швидкісну буферну пам'ять;

- надання доступу мікроконтролеру до швидкісної буферної пам'яті;

- надання автомату перезапису доступу до швидкісної буферної пам'яті для зчитування отриманих даних.

У блок надходять сигнали:

- від блоку обміну по послідовному інтерфейсі:

1) шина адреси;

2) шина даних;

3) сигнал запису;

- від блоку обміну мікроконтролера:

1) вхідна шина даних;

2) шина адреси;

3) сигнали читання;

4) сигнал запису;

5) сигнали керування режимом роботи блоку;

- від автомата перезапису інформації з буферної пам'яті в накопичувач:

1) шина адреси;

2) сигнал читання;

- із блоку виходять сигнали:

1) шина даних для автомата перезапису й мікроконтролера;

2) шина адреси для буферної пам'яті;

3) двунаправлена шина даних для буферної пам'яті;

4) сигнали керування буферною пам'яттю.

2.1.4 Швидкісна буферна пам'ять

Це звичайна статична пам'ять об'ємом до 0,5 М згодом вибірки до 25 нс і швидше. Даний блок прямо працює тільки із блоком обміну з буферною пам'яттю (блок перетворення інтерфейсу).

У неї є стандартний інтерфейс:

- шина адреси;

- двунаправлена шина даних,

і сигнали керування:

- читання(OE);

- запис(WE);

- вибір кристала (CS).

2.1.5 Блок узгодження з мікроконтролером

Блок узгодження з мікроконтролером необхідний для узгодження інтерфейсу мікроконтролера з усіма іншими функціональними вузлами. З керуючих сигналів мікроконтролера будуть формуватися сигнали читання й запису всіх основних вузлів. Так само даний блок здійснює розподіл адресного простору мікроконтролера.

Логічні функції покладені на блок:

- прив'язка сигналів інтерфейсу мікроконтролера до загальної тактової частоти;

- формування логіки роботи двунаправленної шини даних мікроконтролера;

- узгодження прийому й передачі інформації від мікроконтролера до зовнішніх пристроїв і назад;

- формування безперервного адресного простору, у якому будуть перебувають всі функціональні вузли.

Вхідні сигнали блоку:

шина адреси від мікроконтролера;

двунаправленная шина даних від мікроконтролера;

сигнал читання від мікроконтролера;

сигнал запису від мікроконтролера;

шина даних від блоку обміну із проміжною буферною пам'яттю;

шина даних від блоку обміну з основним накопичувачем;

шина даних від блоку обміну з годинниками реального часу.

Вихідні сигнали блоку:

сигнали керування режимом роботи блоку обміну із проміжною буферною пам'яттю;

сигнали керування режимом роботи блоку обміну з накопичувачем;

сигнали керування автоматом перезапису;

шина адреси мікроконтролера;

шина даних мікроконтролера;

сигнал читання від мікроконтролера;

сигнал запису від мікроконтролера.

Останні чотири сигнали (шина адреси, шина даних, сигнал читання й сигнал запису) є глобальними сигналами системи й з'єднуються з усіма зовнішніми пристроями (проміжна буферна пам'ять, основний накопичувач, годинник реального часу) через блоки перетворення інтерфейсу.

2.1.6 Блок обміну з годинниками реального часу

Даних блок погодить внутрішній інтерфейс передачі й прийому інформації від мікроконтролера з послідовним інтерфейсом годин реального часу.

Вхідні сигнали блоку:

шина даних від блоку обміну з мікроконтролером;

шина адреси від блоку обміну з мікроконтролером;

сигнал запису від блоку обміну з мікроконтролером;

сигнал читання від блоку обміну з мікроконтролером;

вхідні сигнали від годин реального часу.

Вихідні сигнали блоку:

шини даних (часу) для блоку обміну з мікроконтролером;

вихідні сигнали від годин реального часу.

2.1.7 Блок обміну з основним накопичувачем

Блок обміну з основним накопичувачем погодить інтерфейси накопичувача й внутрішнього інтерфейсу передачі інформації. Блок формує роботу накопичувача в спеціалізованих режимах роботи:

- передача інформації зі швидкісної буферної пам'яті в накопичувач без участі мікроконтролера;

- надання мікроконтролеру доступу до осередків накопичувача.

Вхідні сигнали блоку:

шини адреси від блоку обміну з мікроконтролером і автомата перезапису даних;

шина даних від блоку обміну з мікроконтролером і автомата перезапису даних;

сигнали керування режимом роботи від блоку обміну з мікроконтролером;

сигнал читання від блоку обміну з мікроконтролером;

сигнали запису від блоку обміну з мікроконтролером і автомата перезапису даних;

вхідні сигнали від мікросхем накопичувача великого об'єму.

Вихідні сигнали блоку обміну:

вихідна шина даних для блоку обміну з мікроконтролером;

вихідні сигнали для мікросхем накопичувача.

2.1.8 Мікроконтролер

Мікроконтролер є основним керуючим вузлом даної системи. Він здійснює загальне керування роботою розроблювального блоку й забезпечує зв'язок із ПК по засобах USB інтерфейсу. У даній системі мікроконтролер прямо взаємодіє тільки із блоком обміну з мікроконтролером.

Вхідні сигнали блоку:

двунаправлена шина даних;

USB.

Вихідні сигнали блоку:

шина адреси;

сигнал читання;

сигнал запису;

двунаправлена шина даних;

USB.

2.1.9 Накопичувач

Накопичувач являє собою набір мікросхем Flash пам'яті великого об'єму. Даний блок прямо взаємодіє тільки із блоком обміну з накопичувачем.

Вхідні сигнали блоку:

сигнал вибірки;

сигнал запису;

сигнал читання;

шина адреси;

двунаправлена шина даних.

Вихідні сигнали блоку:

сигнал «Вільний/Зайнятий»;

двунаправлена шина даних.

Подальше пророблення функціональних вузлів блоку можливі при обраній елементній базі, що дозволить більш детально визначити режими роботи всієї системи.

2.2 Вибір елементної бази

Для реалізації функціональної схеми проведемо вибір елементної бази. На вибір елементів впливає безліч факторів от деякі з них:

- доступність технічної інформації про елементи;

- доступність самих елементів у продажі в Україні;

- можливість застосування елемента при заданих зовнішніх умовах;

- маса - габаритні характеристики елементів;

- електричні параметри й характеристики.

Складність вузлів, описаних у функціональній схемі, змушує переходити на елементи високого ступеня інтеграції, застосовувати імпортну елементну базу. Нижче представлені елементи і їхні характеристики, на яких зупинився наш попередній вибір.

Основним обчислювачем і керуючою ланкою блоку є мікроконтролер. Так само необхідно щоб він сполучав у собі функції контролера USB інтерфейсу, необхідний для взаємодії з персональним комп'ютером. На сьогоднішній день існує цілий ряд мікроконтролерів різних фірм виробників, які задовольняють цим умовам. Один з найбільш відомих виробників мікроконтролерів - ATMEL і мікроконтролери серії АТ89. Це недорогі мікроконтролери з відомим ядром 8051. Реалізація схеми вимагає мінімум додаткової прив'язки. Немаловажне й наявність безкоштовного асемблера, компілятора мови З, програматора й драйверів для Windows/Linux. Зручна можливість програмування процесора не по SPI, а «прямо» по USB каналі. У даній серії є кілька мікроконтролерів з інтерфейсом USB, зупинимося на АТ89С5131. До складу даного мікроконтролера входять:

- 32 Кбайт убудованої флэш-пам'яті із внутрісхемним програмуванням через USB або UART інтерфейси;

- 4 Кбайт EEPROM для завантажувального сектора (3 Кбайт) і даних (1 Кбайт);

- 1 Кбайт убудованого розширеного ОЗУ;

- USB 1.1 і USB 2.0 FS модуль із перериванням на завершення передачі.

Мікроконтролер AT89C5131 містить спеціальний апаратний модуль, що дозволяє йому забезпечити обмін даними по USB інтерфейсі. Структурна схема USB модуля мікроконтролера АТ89С5131 наведена на малюнку 2.2. Для роботи даного модуля необхідні опорні синхроімпульси із частотою 48 Мгц, які виробляються контролером синхронізації. Ці синхроімпульси використовуються для формування 12 Мгц тактових імпульсів із прийнятого диференціального потоку даних на високій швидкості, що відповідає вимогам до USB пристроїв.

Малюнок 2.2 - Структурна схема USB модуля мікроконтролера АТ89С5131

Мікросхема RTC4543 є мікросхемою годин реального часу. Дана мікросхема має здатність зберігати дані в дуже широкому діапазоні напруг, крім того, у неактивному режимі має вкрай мале енергоспоживання, що дозволяє застосовувати для підтримки їхньої працездатності батареї малих габаритів. Мікросхема годин має наступні характеристики:

- точність роботи годин (макс.) - 1 хв/мес. при температурі 25 °С;

- температурний робочий діапазон - від мінус 40 до +85 °С;

- час доступу до даних пам'яті - від 70 нс;

- напруга живлення - від 2,5 до 5,5 У;

- корекція ходу календаря на 100 років;

- автоматична корекція високосного року.

У якості швидкісної буферної пам'яті буде використана мікросхема IDT71V424S15YI, що являє собою високошвидкісне статичне ОЗУ організоване 512 до ? 8 біт. Вона зроблена по фірмовій високопродуктивній і дуже надійній технології фірми Integrated Device Technology (IDT). У неактивному режимі має низьке енергоспоживання. Основні характеристики мікросхеми:

- мінімальна тривалість сигналу запису - 15 нс;

- час вибірки адреси - не більше 12 нс;

- напруга живлення 3,3 У;

- час переходу в активний/неактивний режим - 6 нс;

- температурний діапазон зберігання даних - від мінус 55 до +125 °С.

Цифрова частина системи виконана на базі ПЛИС. Це зручна в освоєнні й застосуванні елементна база, альтернативи якої в цьому випадку не існує. Останні роки характеризуються різким ростом щільності впакування елементів на кристалі й різкому падінні цін на ПЛИС, що дозволило широко застосовувати ПЛИС у системах обробки сигналів. Висока швидкодія й упакування на кристалі достатнього об'єму пам'яті однозначно визначили вибір ПЛИС.

У розробленій системі застосована мікросхема ПЛИС EPF10K30AQI240-3 фірми Altera Corporation сімейства FLEX 10KA. Такий вибір обумовлений тим, що сімейство FLEX10KA є найбільш доступним. Тільки це сімейство має градацію швидкості 3, що задовольняє необхідним вимогам. Обрана ПЛИС має 6 убудованих блоків пам'яті ємністю 2048 біт, корпус TQFP-240 комерційного виконання. Напруга живлення мікросхеми EPF10K30AQI240-3 становить +3,3 У. Дана мікросхема забезпечує достатню швидкодію й володіють необхідним для системи реєстрації даних об'ємом убудованих блоків пам'яті ЕАВ. Мікросхеми EPF10K30AQI240-3 підтримує програмування в системі, це означає, що програмування проходить у складі системи без використання програматора на змонтованій платі, причому програмування ПЛИС або конфігураційного ПЗУ може вироблятися багаторазово. Програмування виробляється по стандартному JTAG інтерфейсі (використовується стандарт IEEE Std. 1149.1-1990). Для програмування й завантаження конфігурації ПЛИС використовується кабель ByteBlasterMV.

Тому що обрана мікросхема ПЛИС виконаний за технологією SRAM, що вимагає завантаження конфігурації при включенні живлення, у системі необхідно використовувати конфігураційне ПЗУ. У якості конфігураційного ПЗУ була обрана мікросхема EPC2TI32, що, так само як і ПЛИС, підтримує програмування в системі по стандарті JTAG.

Основний накопичувач виконаний на базі мікросхеми ФЛЕШ K9K49G08U0M ємністю 4 Гбит з резервом ємністю 128 Мбит організовані як 512 М ? 8 біт. Технологія Й-НЕ забезпечує найкраще співвідношення « ціна-якість» на ринку напівпровідникових запам'ятовувальних пристроїв. Операція запису сторінки об'ємом 2112 байт може бути виконана за 200 мкс. Операція стирання блоку об'ємом 128 Кбайт може бути виконана за 2 мс. Дані зі сторінки даних можуть бути прочитані циклами по 30 нс на байт. Висновки I/O служать як двунаправлений порт для уведення команд, адреси й уведення/висновку даних. Внутрішній контролер запису автоматизує всі функції запису й стирання, включаючи частоту повторення імпульсів там, де це необхідно, а також внутрішню верифікацію й обмеження даних. Навіть інтенсивно записуючі системи можуть скористатися перевагами розширеної вірогідності 100 K циклов запису/стирання K9K4G08U0M, забезпечуючи ЕСС (код виправлення помилок) по алгоритму відображення в реальному часі. Мікросхеми K9K4G08U0M є оптимальним рішенням для застосування в розроблювальній системі реєстрації даних у якості твердотельного накопичувача великого об'єму пам'яті.

Мікросхема K9K4G08U0M - це пам'ять об'ємом 4224 Мбит, організована як 262144 рядка (сторінки) по 2112?8 стовпців. Запасні 64 стовпця перебувають по адресах почата з 2048 по 2111. 2112-ти байтовий регістр даних і 2112-ти байтовий кеш-регістр послідовно з'єднаний з іншими. Ці послідовно з'єднані регістри з'єднані з масивом комірок пам'яті, для узгодження передачі даних між I/O буферами й комірками пам'яті при операції читання або запису сторінки. Масив пам'яті складається з 32-х осередків, послідовно з'єднаних для формування структури. Кожна з 32 осередків перебувають на різних сторінках. Блок складається з 2 рядків з І-НЕ структурою. І-НЕ структура складається з 32 осередків. Усього в блоці 1081344 І-НЕ осередків. Операції читання й записи виконуються посторінково, тоді, як операція стирання виконується поблочне. Масив пам'яті складається з 4096 блоків, що стираються окремо, об'ємом 128 Кбайт. Структура мікросхеми K9K4G08U0M наведена на малюнку 2.3.

Малюнок 2.3 - Структура мікросхеми K9K4G08U0M

Адреса K9K4G08U0M мультиплексирован на 8 висновків (таблиця 2.1). Така схема істотно зменшує число висновків і допускає подальше підвищення щільності зі збереженням погодженості на системній платі. Команди, адреса й дані записуються через входи/виходи перекладом WE у низький рівень при низькому рівні на вході РЄ. Дані зберігаються по фронті сигналу WE. Сигнали дозвіл запису команди (CLE) і дозвіл запису команди адреси (ALE) використовуються для націлити команд і адреси відповідно із прихожих на входи/виходи даних. Деякі команди вимагають одного шинного циклу, наприклад, команда скидання, команда читання стану й т.д. Для інших команд, таких як читання сторінки, стирання блоку й запис сторінки, необхідно 2 цикли: один на установку й іншої - на виконання команди. 512 Мбайт фізичного об'єму вимагають 30-розрядної адреси, таким чином, необхідно 5 циклів запису адреси: 2 цикли для адресації по стовпцях (Column) і 3 цикли для адресації по рядках (Row).

Таблиця 2.1 - Адресація мікросхеми K9K4G08U0M

Для операції читання й запису сторінки так само необхідні 5 циклів запису адреси, що випливають за потрібною командою. Однак для операції стирання блоку потрібно всього 3 цикли запису адреси (адреса сторінки). Операції із пристроєм вибираються записом спеціальних команд у командний регістр (таблиця 2.2).

Таблиця 2.2 - Список команд мікросхеми K9K4G08U0M

Функція	1 цикл	2 цикл	Позачергова команда
Читання	00h	30h
Читання для перезапису	00h	35h
Читання сигнатури	90h	-
Скидання	FFh	-	V
Запис на сторінку	80h	10h
Запис у кеш	80h	15h
Перезапис	85h	10h
Стирання блоку	60h	D0h
Довільне уведення даних*	85h	-
Довільний висновок даних*	05h	E0h
Читання статусу	70h	-	V

* Довільне уведення/висновок даних можливий у межах 1 сторінки.

Прискорити запис даних можна за допомогою кеш-регістра об'ємом 2112 байт. Запис у кеш-регістр може бути зроблена під час перезапису даних з регістра даних у комірки пам'яті (під час програмування). Після закінчення програмування, при наявності даних у кеш регістрі, внутрішній контролер мікросхеми перепише дані з кеш-регістра в регістр даних і почне запис нової сторінки.

Пристрій реалізує функцію автоматичного читання при включенні живлення, що забезпечує послідовний доступ до даних першої сторінки після включення живлення без уведення команди й адреси.

На додаток до розширеної архітектури й інтерфейсу пристрій включає функцію резервного копіювання даних з однієї сторінки на іншу без використання зовнішньої буферної пам'яті. Так як трудомісткі цикли послідовного доступу й уведення даних виключені, то продуктивність системи для застосування в напівпровідникових дисках значно поліпшена.

Пристрій може містити неприпустимі блоки при першому використанні. Під час використання мікросхеми кількість неприпустимих блоків може зрости. Неприпустимі блоки - це блоки, які містять 1 або більш споконвічно непрацездатних битов, надійність яких не гарантується компанією Samsung. Пристрою з неприпустимими блоками мають той же рівень якості й ті ж динамічні й статичні характеристики, як і пристрою без таких блоків. Неприпустимі блоки не впливають на роботу нормальних блоків, тому що вони ізольовані від розрядної шини й загальної шини живлення транзистором вибору. Система спроектована таким чином, що в неприпустимих блоків блокуються адреси. Відповідно, до некоректних биток попросту немає доступу. Перший блок, що поміщається в 00-й адреса, повинен використовуватися для зберігання завантажувальної інформації. SAMSUNG запевняє, що він буде гарантовано припустимим, не потребуючим виправлення помилок протягом 1 К циклів запису/читання.

Споконвічний уміст всіх осередків мікросхеми стерте (FFh), за винятком осередків, де зберігається інформація про неприпустимі блоки, записана до цього. Допустимість блоку визначається 1-ым байтом запасного простору. Samsung запевняє, що 1 або 2 сторінка кожного неприпустимого блоку за адресою стовпця 2048 містить дані, що відрізняються від FFh. Тому що інформація про неприпустимі блоки є що стирається, то в більшості випадків стирання її неможливо відновити. Тому, у системі повинен бути закладений алгоритм, здатний створити таблицю неприпустимих блоків, захищену від стирання й засновану на первісній інформації про браковані блоки. Будь-яке навмисне стирання інформації про неприпустимі блоки заборонено.

Отже є ймовірність виходу з ладу блоків мікросхеми під час експлуатації системи, що може привести до втрати інформації. Для підвищення надійності зберігання інформації варто збільшити об'єм основний накопичувач у два рази до 8 Гб.

3. Розробка принципової електричної схеми

У процесі розробки ПЭС необхідно зіставити вузлам функціональної схеми їхні електричні еквіваленти. Розділимо процес розробки принципової схеми системи на п'ять етапів:

- мікросхема ПЛИС зі схемою завантаження;

- мікроконтролер AT89C5131 і USB інтерфейс;

- мікросхема годин реального часу і її живлення;

- накопичувач, підвищення швидкодії його роботи;

- швидка проміжна пам'ять.

3.1 Мікросхема ПЛИС зі схемою завантаження

При реалізації функціональних блоків у ПЛИС процес розробки ПЭС зводиться до виділення необхідних зовнішніх ліній зв'язку й формування ланцюгів завантаження ПЛИС. У таблиці 3.1 наведені зовнішні зв'язки, згруповані по функціональній ознаці, які будуть підключені до користувальницьких висновків ПЛИС.

Таблиця 3.1 - Перелік необхідних користувальницьких контактів мікросхеми ПЛИС

Сигнал	Функція
ГРУПА КЕРУЮЧОГО КОНТРОЛЕРА
AD[7..0]	Двунаправлена шина даних і адреси (молодший байт) контролера
A[15..8]	Шина адреси (старший байт)
RST	Сигнал скидання контролера
RD	Сигнал читання даних (від контролера)
CLK_PR	Тактова частота контролера
WR	Сигнал запису даних (від контролера)
T0	Вхід зовнішньої частоти таймера 0
T1	Вхід зовнішньої частоти таймера 1
INT0	Зовнішнє переривання 0
INT1	Зовнішнє переривання 1
PSEN	Сигнал для перекладу в режим програмування
ALE	Сигнал дозволу запису адреси від контролера
EA	Сигнал дозволу зовнішнього доступу
ГРУПА ФЛЕШ
ND[7..0]	Двунаправленная шина адреси, даних, команд.
NCE[15..0]	Сигнали вибору однієї з 16 мікросхем Flash
RBN[3..0]	Сигнали Вільний/Зайнятий від 4 банків Flash
WP[3..0]	Сигнали дозволу запису в 4 банки Flash
NWE	Сигнал запису в Flash
NRE	Сигнал читання даних Flash
NALE	Строб адреси Flash
NCLE	Строб команди Flash
ГРУПА ШВИДКІСНОЇ БУФЕРНОЇ ПАМ'ЯТІ (КЕШ)
ERA[18..0]	Шина адреси КЕШ
ERD[7..0]	Двунаправленная шина даних КЕШ
ERCS	Сигнал вибору КЕШ
ERWE	Сигнал запису КЕШ
EROE	Сигнал читання КЕШ
ГРУПА ГОДИН
DTM0	Двунаправлений висновок даних
DTM1	Сигнал вхідних, вихідних даних
DTM2	Сигнал запису даних
DTM3	Сигнал вибірки мікросхеми
ГРУПА LINK
LN[7..0]	Шина даних
LN8	Вихідний сигнал «ДАНІ ПРИЙНЯТІ»
LN9	Вхідний сигнал «ДАНІ ГОТОВІ»
LN10	Вхідний сигнал запиту на захоплення шини
LN11	Вихідний сигнал дозволу захоплення шини
LN12	Вхідний сигнал роботи керуючого порту
ГРУПА «РІЗНЕ»
RESERV[9..0]	Резервна шина
LED[2..0]	Індикатори

Для забезпечення лихословити ПЛИС сполучимо дві стандартні схеми лихословити, рекомендовані фірмою виробником (ALTERA). Перша схема конфігурації ( JTAG-Ланцюжок) дозволяє незалежно завантажувати прошивання в конфігураційну мікросхему й ПЛИС. Вона використовується на етапі настроювання, перевірки й лихословити завантажувальної пам'яті. Другий ланцюжок (режим пасивної послідовної конфігурації) використовується в штатній роботі осередку. При включенні живлення при її допомозі інформація з конфігураційної мікросхеми листується в ПЛИС.

Елементи D1, D2 утворять JTAG-Ланцюжок, організований для завантаження елементів у системі. Крім того JTAG, будучи стандартом периферійного сканування, дозволяє здійснювати перевірку (верифікацію) завантаженої конфігурації ПЛИС і конфігураційного ПЗУ. Схема включення даних елементів підкоряється схемі функціонування JTAG-Ланцюжка /3/ (малюнок 3.1).

Малюнок 3.1 - Схема функціонування JTAG-Ланцюжка

Всі резистори схеми функціонування JTAG-Ланцюжка обрані номіналом 1 кому, відповідно до рекомендації фірми ALTERA.

На малюнку 3.2 представлена схема для пасивної послідовної конфігурації.



Малюнок 3.2 - Схема для пасивної послідовної конфігурації

Всі резистори схеми для пасивної послідовної конфігурації (малюнок 3.2) обрані номіналом 1 кому, відповідно до рекомендації фірми ALTERA.

Характеристики висновків лихословити наведені в таблиці 3.2.

Таблиця 3.2 - Перелік характеристик висновків лихословити мікросхеми ПЛИС

Назва висновку	Тип висновку	Опис
MSEL0 MSEL1	Вхід	Двухбитовый вхід конфігурації.
nSTATUS	Двунаправленный, відкритий стік	Мікросхема встановлює логічний "0" на висновку відразу ж після включення живлення й знімає його не пізніше чим через 5 мкс (при використанні конфігураційної мікросхеми вона втримує логічний "0" на висновку nSTATUS протягом 200 мс). Напруга на висновку nSTATUS повинне підтягуватися до напруги VCC за допомогою навантажувального резистора опором1 кому. При виявленні помилки лихословити висновок nSTATUS установлюється ПЛИС у логічний "0". Під час лихословити або ініціалізації установка зовнішньою схемою логічного "0" на висновку nSTATUS не впливає на конфигурируемую ПЛИС. При використанні конфігураційної мікросхеми логічний "0" на висновку nSTATUS викличе спробу конфігурації ПЛИС конфігураційною мікросхемою.
nCONFIG	Вхід	Вхід керування конфігурацією. Логічний "0" - скидає конфигурируемую мікросхему. Лихословити починається по позитивному перепаді. При логічному "0" на nCONFIG всі I/ O-Висновки перебувають у третьому стані.
DCLK	Вхід	Вхід тактового синхросигнала конфигурируемой ПЛИС від зовнішнього джерела. В PSA або PPA-Схемах лихословити на висновку DCLK повинна бути логічна "1", для виключення невизначеного стану.
nCE	Вхід	Вибір мікросхеми рівнем логічного "0". Логічний "0" на висновку nCE вибирає мікросхему для запуску лихословити. Під час лихословити однієї мікросхеми на висновку повинен залишатися логічний "0". Рівень логічного "0" повинен бути на nCE під час конфігурації, ініціалізації й користувальницького режиму
nCEO	Вихід	Вихід переходить у логічний "0" послу виконання лихословити. Використовується в схемах з декількома конфигурируемыми мікросхемами.
DATA0	Вхід	Вхід даних. У послідовних режимах лихословити, на висновок DATA0 подаються бітові конфігураційні дані ПЛИС.
TDI	Вхід	Висновки JTAG. При використанні цих висновків як користувальницьких I/ O-Висновків, до й під час лихословити, їхні стани повинні зберігатися незмінними. Це необхідно для виключення можливості завантажень випадкових JTAG-Інструкцій.
TDO	Вихід
TMS	Вхід
TCK	Вхід
CONF_DONE	Вихід, відкритий стік	Вихід статусу. Може використовуватися для сигналізації того, що мікросхема инициализирована, і перебувати в режимі заданим користувачем. Під час лихословити на висновку CONF_DONE установлюється логічний "0". До й після лихословити, висновок CONF_DONE звільняється й напруга на ньому підтягується
		до напруги VCC за допомогою зовнішнього навантажувального резистора. До конфігурації CONF_DONE перебуває в третьому стані, тому він підтягується до логічного "1" за допомогою зовнішнього навантажувального резистора. Таким чином, для визначення стану мікросхеми необхідно виявити перехід з логічного "0" у логічну "1". Ця опція встановлюється в САПР QUARTUS II.

3.2 Контролер обміну з USB каналом

При побудові ПЕС нам необхідно вирішити три завдання:

- режим роботи із зовнішньою пам'яттю, при цьому частина двунаправлених портів уведення висновку стають шинами адреси, шинами даних і сигналами керування. Даний режим нам необхідний для узгодження мікроконтролера із зовнішніми пристроями;

- необхідно погодити контролер з USB інтерфейсом;

- для керуючого контролера необхідно забезпечити завантаження програми у внутрішню Flash-Пам'ять.

Для забезпечення другого й третього перерахувань необхідно застосувати стандартні рішення, запропоновані розроблювачем. Для цього скористаємося схемою, запропонованої в /1/ і представленій на малюнку 3.3.

Так само по третьому перерахуванню необхідно відзначити, що усередині контролера існує два завантажники: користувальницький і апаратний (HBL, Hadware BootLoader). Користувальницький завантажник дозволяє запускати програми, записані на згадку мікроконтролера, а апаратний дозволяє здійснити запис самої програми. У даній схемі перевести контролер у режим програмування (запису програми) можна виконавши наступну послідовність дій:

- відключити прилад від USB-Шини, розімкнувши перемичку Р2 (лінія VREF);

- утримуючи кнопки ДО3 (лінія RESET) і ДО2 (лінія PSEN) підключити прилад до USB-Шини, замкнувши перемичку Р2;

- відпустити кнопку ДО3;

- відпустити кнопку ДО2.

На базі схеми наведеної на малюнку 3.3 одержуємо схему включення контролера представлену на малюнку 3.4. У даній схемі шина адреси, шина дані й керуючі сигнали, необхідні для роботи мікроконтролера із зовнішніми пристроями з'єднані із ПЛИС, а переклад контролера в режим завантаження здійснюється за допомогою перемикача S21.

Малюнок 3.3 - Типова схема включення контролера

Малюнок 3.4 - Схема сполуки для мікроконтролера AT89C5131

3.3 Мікросхема годин реального часу і їхнє живлення

Схема включення мікросхеми годин реального часу наведена на малюнку 3.5. Особливістю даної схеми є паралельне включення чотирьох конденсаторів великої ємності (1 Ф) у ланцюг живлення мікросхеми. Ці конденсатори виконують роль акумулятора.

Акумулятор призначений для забезпечення живлення мікросхеми годин реального часу при відсутності загального живлення. Це необхідно при проведенні автономних літних випробувань для того щоб забезпечити безперебійну роботу годин до моменту остаточної перевірки виробу й початку випробування (включення приладу). Тимчасова діаграма заряду/розряду конденсаторної батареї наведена на малюнку 3.6.

Малюнок 3.6 - Тимчасова діаграма заряду/розряду конденсаторної батареї

При цьому час заряду Т_заряда можна оцінити як

Т_заряда = 3 · t, (3.1)

де t = R · C, (3.2)

а час розряду Т_{разряда} як

, (3.3)

де ?U = (4,5-2,5) B;

I = 10 мА - струм розряду, з урахуванням витоків через діод і висновки мікросхем;

З = 4 Ф - ємність акумуляторів.

3.4 Компонування банків накопичувача

Накопичувач організований на 16 мікросхемах Флеш-Пам'яті K9K49G08U0M, які розділимо на чотири банки, по чотирьох мікросхеми в кожному банку (малюнок 3.7). Це зроблено для того щоб мати можливість усунути часи простою (зайнятості) накопичувача при циклах запису. Всі 16 мікросхем мають загальну шину даних, сигнали запису, читання, запису команд і адреси. Вибірка між мікросхемами здійснюється сигналом Вибору мікросхеми (РЄ). Сигнали R/B (вільний/зайнятий) мікросхем, об'єднаних у банк, з'єднані, отже для аналізу контролеру доступно чотири сигнали вільний/зайнятий (R/B) визначальну зайнятість банків.

Малюнок 3.7 - Структура накопичувача

Така побудова накопичувача з однієї сторони дозволяє робити безперервний запис у нього, а з іншої сторони оптимізує число ліній зв'язку необхідне для його обслуговування.

3.5 Швидка проміжна пам'ять

Швидкісна буферна пам'ять організована на мікросхемі швидкодіючого ОЗУ IDT71V424S15YI. Вона має організацію 512до?8, і дозволяє робити запис із періодом 15 нс. Мікросхема всіма сигнальними висновками підключена до ПЛИС, тому що має зв'язку тільки з її внутрішніми вузлами.

3.6 Вихідні дані на проектування розроблювальної системи

При розробці конструкції необхідно застосувати багатошаровий стеклотекстолит. Габаритні розміри, місця кріплень, розташування рознімань ESQT аналогічно осередку АЦП-079-03. Контакти всіх рознімань не повинні змінитися. Фільтруючі конденсатори розташовувати поблизу висновків мікросхем споживачів. У схемі застосована програмувальна логічна матриця фірми ALTERA.

Висновки елемента IDT71V424S придатні для перестановки наведені в таблиці 3.3. Висновки розділені на дві незалежні групи. Дана перестановка застосовна тільки для цього проекту.