Модуль устройства сопряжения с объектом (УСО) микропроцессорной системы

Размещено на http://www.allbest.ru/

СОДЕРЖАНИЕ

ВВЕДЕНИЕ

1. СТРУКТУРНАЯ СХЕМА УСТРОЙСТВА

2. ФУНКЦИОНАЛЬНАЯ СХЕМА УСТРОЙСТВА

2.1 Общие сведения

2.2 Порты ввода

2.3 Порты вывода

2.4 Дешифратор адреса

2.5 Работа модуля

3. ПРИНЦИПИАЛЬНАЯ СХЕМА УСТРОЙСТВА

3.1 Общие сведения

3.2 Принципиальная схема ТЭЗ1

3.3 Принципиальная схема ТЭЗ2

ЛИТЕРАТУРА

ВВЕДЕНИЕ

В данном курсовом проекте выполнена разработка модуля устройства сопряжения с объектом (УСО) микропроцессорной системы.

Выполнение данного курсового проекта предполагает достижение следующих основных целей:

- подробное ознакомление с техническими характеристиками конкретных схем малой и средней степени интеграции, а также параметрами дискретных элементов;

- изучение типовых схемотехнических решений, используемых при построении функциональных узлов вычислительной техники;

- закрепление знаний в области расчета и проектирования электронных схем на дискретных и интегральных элементах;

- приобретение навыков по построению временных диаграмм и описанию работы функциональных узлов;

- практическое изучение правил оформления технической документации.

Вся документация выполнена в соответствии с ЕСКД, ГОСТами и ДСТУ.

1. СТРУКТУРНАЯ СХЕМА УСТРОЙСТВА

Структурная схема модуля приведена в Приложени А.

Модуль содержит три информационных порта ввода и три порта вывода:

- PI1 - 14-разрядный порт ввода дискретных сигналов;

- PI2 -порт ввода числоимпульсных сигналов с 8-разрядным счетчиком;

- PI3 -порт ввода числоимпульсных сигналов с 8-разрядным счетчиком;

- PО1 - 16-разрядный порт вывода дискретных сигналов со статической индикацией с помощью семисегментных индикаторов;

- PО2 - 12-разрядный порт вывода дискретных сигналов со статической индикацией с помощью семисегментных индикаторов;

- PО3 - 8-разрядный порт вывода частотных сигналов.

Кроме того, в модуле присутствует служебный порт маскирования прерывания по запросу от портов ввода - РОМ.

Устройство осуществляет обмен информацией с микропроцессором по следующему интерфейсу:

- шина данных (DB) - 8 разрядов;

- шина адреса (АB) - 18 разрядов;

- шина управления (СB) - 5 разрядов.

Для адресации портов используется встроенный дешифратор адреса, вырабатывающий следующие сигналы:

- IR1 - чтение информации из PI1;

- IR2 - чтение информации из PI2;

- IR3 - чтение информации из PI3;

- OW1 - запись информации в PО1;

- OW2 - запись информации в PО2;

- OW3 - запись информации в PО3;

- OWBL - управление выдачей частотного сигнала PО3;

- OWM - запись информации в PОМ.

Порты ввода формируют сигнал запроса на прерывание - INT.

Дешифратор адреса сигнализирует процессору о выполнении операции ввода - вывода сигналом подтверждения Х.

От микропроцессора по шине управления модуль получает сигналы управления операциями ввода - вывода IR и OW, а также сигнал системного сброса RESET.

2. ФУНКЦИОНАЛЬНАЯ СХЕМА УСТРОЙСТВА

2.1 Общие сведения

Функциональная схема приведена в Приложении Б.

Собственно схема отображает реализацию блоков структурной схемы на основе функциональных узлов общего назначения (регистров, счетчиков, дешифраторов, мультиплексоров, элементов задержки, триггеров с разветвленной логикой и т. д.).

2.2 Порты ввода

Порт ввода PI1 предназначен для ввода 14 дискретных сигналов от датчиков технологического объекта управления (ТОУ) в микропроцессорную систему.

Порт содержит:

- 14-разрядный регистр (А04) с парафазным выходом;

- двунаправленный магистральный усилитель (А10) для связи с шиной данных;

- цифровой компаратор (Н10) для выявления изменения ситуации на входах порта;

- схему кратного обращения на триггере (J05) и коньюнкторах (L05, M05);

- схему формирования сигнала запроса на прерывание, выполненную на триггере запроса (Н15), схеме ИЛИ (F15) и усилителе с третьим состоянием (Н18) .

Порт ввода PI2 предназначен для ввода числоимпульсных сигналов от объекта и содержит:

- формирователь прямоугольного импульса (R07);

- 8-разрядный двоичный счетчик (R10);

- схему формирования сигнала запроса на прерывание, выполненную на триггере запроса (Т15), схеме ИЛИ (R15) и усилителе с третьим состоянием (Т18) .

Порт ввода PI3 предназначен для ввода числоимпульсных сигналов от объекта и содержит:

- формирователь прямоугольного импульса (V07);

- 8-разрядный двоичный счетчик (V10);

- схему формирования сигнала запроса на прерывание, выполненную на триггере запроса (Y15), схеме ИЛИ (V15) и усилителе с третьим состоянием (Y18) .

2.3 Порты вывода

Порт вывода PО1 предназначен для вывода 16 дискретных сигналов с последующим их отображением на семисегментном цифровом светодиодном индикаторе.

Порт содержит:

- 16-разрядный регистр (А25) для хранения информации;

- схему кратного обращения на триггере (L50) и коньюнкторах (N50, P50);

- 4 дешифратора для преобразования 4-разрядного двоичного кода в семисегментный (А30, С30, А39, С39);

- 4 одноразрядных семисегментных цифровых светодиодных индикатора (А33, С33, А42, С42).

Порт вывода PО2 аналогичен по функциям предыдущему и содержит:

- 12-разрядный регистр (G25) для хранения информации;

- схему кратного обращения на триггере (S50) и коньюнкторах (U50, V50);

- 3 дешифратора для преобразования 4-разрядного двоичного кода в семисегментный (G30, J30, G39);

- 3 одноразрядных семисегментных цифровых светодиодных индикатора (G 33, J 33, G 42).

Порт вывода PО3 предназначен для формирования частотного сигнала и содержит:

- 8-разрядный регистр (М25) для хранения коэффициента деления опорной частоты, выдаваемой генератором (Q27);

- 8-разрядный счетчик (М30) для деления опорной частоты;

- выходной усилитель (Р33);

- триггер управления выдачей частотного сигнала (R30);

- схему управления занесением уставки в счетчик на элементе задержки (S25) и дизъюнкторе (S27).

Служебный порт вывода PОМ (D15) предназначен для маскирования запросов на прерывание от портов ввода.

2.4 Дешифратор адреса

Узел предназначен для обнаружения обращения к модулю, формирования сигналов выбора портов и выдачи в линию Х шины управления сигнала подтверждения обмена.

Узел содержит:

- 15-разрядный дешифратор базового адреса (К39);

- дешифратор портов ввода (К44);

- дешифратор портов вывода (L44);

- схему управления выбора дешифраторов при операциях ввода-вывода (R39, S39);

- схему формирования сигнала подтверждения Х (Т41, V41, Т43, U45).

2.5 Работа модуля

Общий алгоритм

Во время работы модуль может одновременно и асинхронно взаимодействовать как с процессором, так и с внешней средой. Взаимодействие с процессором иллюстрируется временными диаграммами обмена, приведенными на рис.2.1. Для записи управляющего слова, задающего требуемый режим работы в порт , процессор выставляет на адресную шину адрес этого порта, на шину данных - соответствующий код, а затем по линиишины управления выдает сигнал ''ВЫВОД''. На диаграмме (см. рис. 2.1,а) показано взаимное расположение этих сигналов во времени: означает время задержки сигнала относительно сигнала .

Рис. 2.1. Диаграммы обмена центрального процессора с модулем УСО:

Узел дешифрации адресов вырабатывает импульс ''ПРИЕМ'', который по линии поступает на синхронизирующий вход регистра . Суммарное время, требуемое модулю для обработки сигналов и приема данных в порт вывода, на рис. 2.1,а обозначено . По истечении узел дешифрации и обмена вырабатывает и выдает на линию шины управления сигнал ''ПОДТВЕРЖДЕНИЕ''. Центральный процессор снимает сигнал ''ВЫВОД'', а затем - адрес и данные. В свою очередь, модуль должен прекратить выдачу сигнала ''ПОДТВЕРЖДЕНИЕ'', причем - иногда требуется выполнение неравенства:

.

Аналогично ЦП осуществляет запись в информационные порты вывода различных данных, которые после заданной обработки в модуле УСО воздействуют на входы приемников внешней среды. Процессы собственно обработки в модуле УСО и обмена с внешней средой протекают совершенно независимо от процессов магистрального обмена. Информация, поступающая от источников внешней среды, обрабатывается модулем в соответствии с заданным режимом. Текущие результаты обработки, как правило, заносятся в специальные регистры блоков обработки данных и управлении режимами. Процесс чтения содержимого любого из этих регистров (ввода данных из соответствующего порта) иллюстрируется рис.2.1,б. Центральный процессор, выставив адрес нужного порта, выдает сигнал ''ВВОД'' по линии IR шины управления. Узел дешифрации адресов модуля вырабатывает импульс ''ВЫДАЧА', который по одной из линий поступит на адресованный порт ввода, в результате чего выходы соответствующего регистра будут подключены к шине данных. После этого узел дешифрации и обмена выдает сигнал ''ПОДТВЕРЖДЕНИЕ'' (Х), по которому процессор читает содержимое шины данных. Через время (необходимое для приема данных на регистры процессора) ЦП снимает сигнал ''ВВОД'', а затем и адрес. Модуль должен прекратить выдачу сигнала ''ПОДТВЕРЖДЕНИЕ'' и отключиться от шины данных раньше, чем произойдет смена адреса, что требует выполнение неравенства .

Ввод информации

Порт ввода PI1 обрабатывает информацию, осуществляя процедуру "чтения налету" - без ее запоминания. Для этой цели служит магистральный усилитель (А10), который выставляет информацию на шину данных двумя порциями поочередно сначала 8, а затем 6 разрядов - при повторном обращении по этому же адресу. Для этой цели используется схема кратного обращения на триггере (J05) и коньюнкторах (L05, M05).

Детектор событий предназначен для фиксации изменения состояния любого из триггеров регистра А05 с помощью компаратора Н10. Это событие запоминатеся в триггере запроса на прерывание Н15. Запрос может быть замаскирован младшим триггером порта PОМ (D15).

Порты ввода PI2 и PI3 работают следующим образом. Входные сигналы от датчиков объекта управления могут быть не прямоугольной формы. Поэтому, прежде чем попасть на динамические входы счетчиков (R10, V10), они проходят через формирователи (R7, V7). В случае переполнения счетчиков формируется сигнал запроса на прерывание INT с помощью триггеров запроса (T15, Y15) и усилителей (T18, Y18). Запрос может быть замаскирован соответствующими триггерами порта PОМ (D15).

Вывод информации

Вывод информации в порты вывода РО1 и РО2 осуществляется в два такта. Для этих целей используются схемы кратного обращения на триггере (L50) и коньюнкторах (N50, P50) - для РО1, и на триггере (S50) и коньюнкторах (U50, V50) - для РО2. Вывод частотного сигнала с помощью порта РО3 осуществляется следующим образом. Предварительно в регистр хранения (М25) записывается уставка - коэффициент деления частоты опорного генератора, которая затем переписывается в счетчик (М30). Сигналы от опорного генератора поступают на инкрементирующий вход счетчика, уменьшая его значение. При обнулении счетчика вырабатывается соответствующий сигнал, поступающий на выход модуля через усилитель (Р33) в виде сигнала "Out 0". Одновременно в счетчик снова заносится уставка и процесс продолжается.

3. ПРИНЦИПИАЛЬНАЯ СХЕМА УСТРОЙСТВА

3.1 Общие сведения

Принципиальная схема отображает полный состав элементов и связей между ними, дает представление о принципе работы функциональных узлов, реализованных на нескольких отдельных элементах.

Поскольку предполагается, что модуль будет выполнен на печатных платах типоразмера Е2, то это накладывает ряд ограничений на разработку принципиальной схемы. Формат платы Е2 допускает размещение на ней не более 50 условных корпусов интегральных микросхем (ИМС). За 1 условный корпус принимается габарит микросхемы, размещенной в корпусе DIP-14. Предварительный расчет показал, что принципиальная реализация функциональной схемы превышает количество ИМС, допустимое для одной платы. Поэтому модуль реализован на двух типовых элементах замены (ТЭЗ).

ТЭЗ1 содержит порты ввода информации и дешифратор адреса. Принципиальная схема ТЭЗ1 приведена в Приложени В.

ТЭЗ2 содержит порты вывода информации. Принципиальная схема ТЭЗ1 приведена в Приложени Г.

3.2 Принципиальная схема ТЭЗ1

Порт ввода PI1.

14-разрядный регистр с парафазным выходом выполнен на ИМС 155ТМ7 - статических триггерах с парафазным выходом (A10, C10, E10, G10).

Двунаправленный магистральный усилитель для связи с шиной данных выполнен на ИМС К589АП16, поскольку в соответствии с заданием необходимо обеспечить соответствующую нагрузочную способность (A16, D16, G16, K16).

Цифровой компаратор для выявления изменения ситуации на входах порта выполнен на быстродействующих ИМС 1533ЛП5 (Р15…Х15, Р19…U19), 1533ЛА2 (Р22, R22).

Cхема кратного обращения выполненана на триггере 55ТМ2 (Z36) и коньюнкторах 555ЛА3 (АВ36, АС36).

Схема формирования сигнала запроса на прерывание содержит триггер запроса 1533ТМ2 (S25), схему ИЛИ 1533ЛЕ1 (F15) и усилитель с третьим состоянием и повышенной нагрузочной способностью 155ЛП11 (Q28) .

Порт ввода PI2.

Формирователь прямоугольного импульса выполнен на ИМС 555ТМ2 (М04) и инверторе 555ЛН1 (Р04).

8-разрядный двоичный счетчик выполнен на двух ИМС 555ИЕ7 (М09, R09), а его сопряжение с шиной данных - на ИМС К589АП16 для обеспечения соответствующей нагрузочной способности (V04, V10).

Схема формирования сигнала запроса на прерывание содержит триггер запроса 1533ТМ2 (АА04), схему ИЛИ 1533ЛЕ1 (АС03) и усилитель с третьим состоянием и повышенной нагрузочной способностью 155ЛП11 (АА08) .

Порт ввода PI3.

Формирователь прямоугольного импульса выполнен на ИМС 555ТМ2 (АС08) и инверторе 555ЛН1 (АС12). 8-разрядный двоичный счетчик выполнен на двух ИМС 555ИЕ7 (Z16, Z19), а его сопряжение с шиной данных - на ИМС К589АП16 для обеспечения соответствующей нагрузочной способности (Z26, Z31). Схема формирования сигнала запроса на прерывание содержит триггер запроса 1533ТМ2 (V27), схему ИЛИ 1533ЛЕ1 (V24) и усилитель с третьим состоянием и повышенной нагрузочной способностью 155ЛП11 (S 28). Служебный порт вывода РОМ для маскирования запросов на прерывание от портов ввода выполнен на ИМС 555ТМ8 (М25).

Дешифратор адреса.

Дешифратор базового адреса содержит два 8-разрядных DIP переключателя угловых типа SWD3-8 (S1, S2), изображенных на рис.3.1, которые используются для задания базового адреса модуля.
Рис. 3.1 Адрес, поступающий по шине данных сравнивается с заданным при помощи схем ИСКЛЮЧАЮЩЕЕ ИЛИ 1533ЛП5 (А39…Н39, А43…Н43). Для дешифрации адресов портов используются ИМС 555ИД7 (М35, Q35).

В качестве разъемов используются разъемы типа СНП-59-96-В.

дешифратор триггер счетчик мультикомплексор

3.3 Принципиальная схема ТЭЗ2

Порт вывода PО1.

16-разрядный регистр для хранения информации выполнен на ИМС 1533ИР35.

Схема кратного обращения выполнена на триггере 555ТМ2 (Н08) и коньюнкторах (К08, L08).

В качестве дешифратора для преобразования 4-разрядного двоичного кода в семисегментный используются ИМС 514ИД1 с открытым эмиттером (А14…К14).

В качестве одноразрядных семисегментных цифровых светодиодных индикаторов используются индикаторы типа АЛС324А (А18…К18).

Порт вывода PО2.

12-разрядный регистр для хранения информации выполнен на ИМС 1533ИР35.

Схема кратного обращения выполнена на триггере 555ТМ2 (Х08) и коньюнкторах (Z 08, АА08).

В качестве дешифратора для преобразования 4-разрядного двоичного кода в семисегментный используются ИМС 514ИД1 с открытым эмиттером (Р14… V 14).

В качестве одноразрядных семисегментных цифровых светодиодных индикаторов используются индикаторы типа АЛС324А (Р18… V 18).

Порт вывода PО3.

8-разрядный регистр для хранения коэффициента деления опорной частоты выполнен на ИМС 1533ИР35 (А26).

Генератор опорной частоты выполнен по простейшей схеме на ИМС 155ЛА3 (Р30, R30). При номиналах конденсаторов С1 и С2 в 100 пФ, а резисторов R1 и R2 в 1кОм, получается опорная частота 2 МГц [2, стр.282-283].

8-разрядный счетчик деления опорной частоты выполнен на двух ИМС 555ИЕ7 (А32, Е32).

В качестве выходного усилителя используется 555ЛЕ1 (J36).

Триггер управления выдачей частотного сигнала - 555ТМ2 (J33).

Схему управления занесением уставки в счетчик содержит элемент задержки 555ЛЕ1 (Е25) и дизъюнкторе 555 ЛИ1 (Е27).

В качестве разъемов используются разъемы типа СНП-59-96-В.

ЛИТЕРАТУРА

1. Методические указания к выполнению курсового проекта по дисциплине''Схемотехника ЭВМ'' - Днепропетровск: ДИИТ, 1987. - 46с.

2. Цифровые интегральные микросхемы: Справочник/ М.И.Богданович, И.Н.Грель, В.А.Прохоренко, В.В.Шалимо. - Мн.: Беларусь, 1991. - 493с.

3. Интегральные микросхемы: Справочник/ под ред. Б, В, Тарабрина - М.:Радио и связь,1984.

4. Лавриненко В, Ю, Справочник по полупроводниковым приборам. 9 - е изд., перераб. - К.: Техника, 1980.

5. Справочник по полупроводниковым диодам, транзисторам и интегральным схемам /под общ. Ред. Н, Н, Горюнова. - 4 - е изд. перераб. и доп. - М.: Энергия, 1976.

6. Алексеенко А.Г., Шагурин И. И. Микросхемотехника: Учебн. пособие для вузов /под ред. И. П. Степаненко. - М.: Радио и связь, 1982.

7. Аналоговые и цифровые интегральные схемы /под ред. С.В. Якубовского - М.: Сов. радио, 1979.

8. Корнейчук В. И., Тарасенко В.П. Мишинский Ю.Н. Вычислительные устройства на микросхемах: Справочник. - К .: Техника, 1986.

Размещено на Allbest.ru