Главная
База знаний "Allbest"
Коммуникации, связь, цифровые приборы и радиоэлектроника
Формирователь СRC-4
Формирователь СRC-4
Преимущества цифровых методов передачи перед аналоговыми. Проектирование блока "Формирователь CRC-4". Параметры канального уровня потока E1, его цикловая и сверхцикловая структура. Процедура контроля ошибок передачи. Структурная схема мультиплексора Е1.
| Рубрика | Коммуникации, связь, цифровые приборы и радиоэлектроника |
| Вид | курсовая работа |
| Язык | русский |
| Дата добавления | 26.02.2015 |
| Размер файла | 1,2 M |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Размещено на http://www.allbest.ru/
КУРСОВАЯ РАБОТА
По предмету "Цифровые системы передачи"
Тема: "Формирователь СRC-4"
Содержание
- Введение
- 1. Структура систем передачи Е1
- 1.1 Канал Е1
- Задание на проектирование: формирователь CRC-4
- 1.2 Канальный уровень E1
- 1.3 Цикловая и сверхцикловая структура E1
- 1.4 Процедура контроля ошибок передачи
- 2. Циклические коды
- 2.1 Общее представление циклических кодов
- 2.2 Кодирование циклических кодов
- 2.3 Структурная схема мультиплексора Е1
- 3. Разработка блока Формирователь CRC-4
- Заключение
- Литература
Введение
Средства общения между людьми (средства связи) непрерывно совершенствуются в соответствии с изменениями условий жизни, развитием культуры и техники. Сегодня средства связи стали неотъемлемой частью производственного процесса и нашего быта. Современные системы связи должны не только гарантировать быструю обработку и надежность передачи информации, но и обеспечивать выполнение этих условий наиболее экономичным способом.
В большинстве развитых стран мира принят курс на цифровизацию сетей связи, предусматривающий построение сетей на базе цифровых методов передачи и коммутации. Это объясняется следующими существенными преимуществами цифровых методов передачи перед аналоговыми:
1. высокая помехоустойчивость;
2. слабая зависимость качества передачи от длины линии связи;
3. стабильность параметров каналов ЦСП;
4. эффективность использования пропускной способности каналов для передачи дискретных сигналов;
5. возможность построения цифровой сети связи;
6. высокие технико-экономические показатели.
Отмеченные достоинства ЦСП в наибольшей степени проявляются в условиях цифровой сети связи. Такая сеть содержит только цифровые тракты, которые соединяются на сетевых узлах и заканчиваются цифровыми стыками с цифровыми системами коммутации и цифровыми абонентскими установками. Однако построение цифровой сети в масштабах нашей страны является весьма сложной задачей, решение которой потребует длительного времени и больших капиталовложений. В настоящее время внедрение ЦСП в существующую аналоговую сеть подготавливает базу для преобразования ее в будущем в цифровую.
Таким образом, предстоит длительный период сосуществования на сети аналоговой и цифровой техники связи, когда большое число соединений будет устанавливаться с использованием обоих видов техники. Для того чтобы в этих условиях обеспечить заданные характеристики каналов и трактов, гарантирующие высокое качество передачи информации, принципы проектирования цифровых и аналоговых систем передачи должны быть совместимы.
формирователь мультиплексор передача цифровая
1. Структура систем передачи Е1
1.1 Канал Е1
Задание на проектирование: формирователь CRC-4
Канал Е1 - первичный канал иерархии PDH - является основным каналом, используемым во вторичных сетях телефонии, передачи данных и ISDN. По сравнению с остальными каналами иерархии PDH этот канал имеет несколько особенностей, а именно сверхцикловую структуру и канал сигнализации, используемый во вторичных сетях цифровой телефонии и ISDN. Остальные каналы иерархии PDH имеют только цикловую структуру. Такое отличие канала Е1 обусловлено его функцией в современной первичной сети - канал Е1 обычно является "пограничным" каналом между первичной и вторичными сетями.
Структура систем передачи Е1 включает три уровня эталонной модели OSI: физический, канальный и сетевой. Физический уровень описывает электрический интерфейс потока Е1, а также параметры сигнала Е1. Канальный уровень описывает процедуры мультиплексирования и демультиплексирования каналов более низкого уровня иерархии (ОЦК 64 кбит/с и каналов ТЧ) в поток Е1, цикловую и сверхцикловую структуру потока Е1, встроенные процедуры контроля ошибок и т.д. Сетевой уровень описывает процедуры управления каналами Е1 в первичной сети, а также контроль параметров ошибок на сетевом уровне. Этот уровень является относительно неполным и включает всего лишь несколько процедур. Основным же для рассмотрения систем передачи Е1 является структура канального уровня. Рассмотрим более подробно его структуру.
1.2 Канальный уровень E1
Параметры канального уровня потока E1 включают в себя цикловую и сверхцикловую структуру потока, описание процедур контроля ошибок по цикловому избыточному коду (CRC), а также описание процедур мультиплексирования и демультиплексирования каналов ТЧ в поток E1. Последние включают себя процедуры дискретизации, квантования и компандирования аналогового сигнала. Рассмотрим цикловую структуру потока E1 и встроенные процедуры контроля ошибок.
1.3 Цикловая и сверхцикловая структура E1
При передаче по первичной сети цифровой поток преобразуется в блоки стандартной логической структуры - циклы. Цикловая структура обеспечивает работу процедур мультиплексирования и демультиплексирования, передачу управляющей информации, а также встроенную диагностику по параметру ошибок в цифровой системе передачи.
Существуют три основных варианта цикловой структуры E1: неструктурированный поток, с цикловой структурой и с цикловой и сверхцикловой структурой.
Неструктурированный поток E1 используется в сетях передачи данных и не имеет цикловой структуры, т.е. разделения на каналы (обычно это мультиплексирование каналов ОЦК - 64 кбит/с).
Поток E1 с цикловой структурой предусматривает разделение на 32 канала ОЦК по 64 кбит/с в форме разделения на канальные интервалы (Time Slot - TS) от 0 до 31. Цикловая структура описана в G.704. Для каждого канального интервала в составе цикла отводится 8 битов, таким образом, длина цикла равна 256 битов, что при заданной скорости передачи E1 составляет 125 мкс (длительность одного цикла). Нулевой канальный интервал отводится под передачу сигнала цикловой синхронизации FAS (Frame Alignment Signal).
Структура цикла FAS представлена на рис.1. Различаются четные и нечетные циклы. В TS0 нечетных циклов передается сигнал FAS (на рис.1 - первая строчка), который включает в себя последовательность цикловой синхронизации 0011011 и один служебный бит, зарезервированный под задачи международного использования. В TS0 четных циклов передается сигнал NFAS, не содержащий кодовую последовательность цикловой синхронизации. В составе сигнала NFAS передается бит Si, зарезервированный под задачи международного использования, бит A, используемый для передачи сигналов о неисправностях, а также пять служебных битов Sn4, Sn5, Sn6, Sn7, Sn8, используемые для передачи сигналов сетевого управления первичной сети Е1, диагностики и дополнительных процедур контроля ошибок.
Рис. 1. Формат цикла FAS
В отечественной терминологии вариант потока E1 с цикловой структурой получил название ИКМ-31. Он используется в ряде систем передачи данных, а также в некоторых приложениях ОКС7, ISDN и B-ISDN.
В ряде случаев аппаратура передачи/приема E1 использует еще и шестнадцатый канальный интервал (TS-16) для передачи информации о сигнализации, связанной с разговорным каналом (сигнализации CAS). В этом случае поток E1 имеет дополнительно к цикловой структуре еще и сверхцикловую структуру (MFAS - Multi Frame Alignment Signal). В отечественной терминологии такой вариант цикловой структуры E1 получил название ИКМ-30. При этом 16 циклов объединяются в сверхцикл размером 4096 битов и длительностью 2 мс.
Когда идет передача/прием информации в виде сверхциклов MFAS, индивидуальная информация FAS каждого цикла теряет значимость. Необходимо рассматривать всю информацию FAS - 16 циклов. Первый цикл содержит информацию MFAS о сверхцикле в шестнадцатом канальном интервале, а остальные 15 интервалов используются для передачи сигнальной информации. Структура MFAS показана на рис.2.
Сигнал MFAS = 0000XYXX
X - запасные биты (1 обычно не используется)
Y - удаленная неисправность MFAS (равен 1 в случае, если потеряна сверхцикловая синхронизация)
Рис. 2. Формат сверхцикла MFAS
1.4 Процедура контроля ошибок передачи
Использование избыточного кода CRC-4.
Передача потока Е1 с цикловой структурой ИКМ-30 имеет важный механизм - процедуру встроенной диагностики параметров ошибки. Для этой цели используются биты Si в составе циклового заголовка FAS и NFAS. Процедура использует сверхцикловую структуру 16 циклов, как показано на рис.1.2 и механизм расчета параметров ошибки по контрольному избыточному коду CRC-4 (полином Х4+Х+1). Принцип CRC-4 базируется на простом математическом расчете, производимом в каждом сверхцикле данных. Оборудование передачи Е1 производит расчет суммы CRC-4 и включает результат суммы в сигнал следующего сверхцикла. Оборудование приемника принимает сигнал и производит аналогичный расчет и сравнение полученной суммы и переданной в следующем сверхцикле. Если в двух полученных суммах имеется расхождение, генерируется сигнал ошибки CRC-4. В настоящее время в линейное оборудование и системы самодиагностики цифровых каналов ИКМ встраивается функция анализа по CRC-4. Часто возникает вопрос о целесообразности проведения анализа по BER, если система и так анализирует параметр ошибки по CRC-4. Отвечая на этот вопрос, необходимо учесть два основных принципа использования CRC-4. Во-первых, каждая ошибка CRC-4 не обязательно связана с ошибкой одного бита информации. Несколько битовых ошибок в одном сверхцикле дадут только одну ошибку CRC-4 для блока. Во-вторых, несколько битовых ошибок могут компенсировать друг друга в смысле значения суммы CRC-4, CRC-4 является удобным методом контроля ошибок в процессе сервисного мониторинга при работающем канапе, когда практически невозможно измерить реальные параметры ошибок по битам, поскольку невозможно добиться синхронизации тестовой последовательности. Тем не менее, в режиме с отключением канала необходимо проводить измерения ошибок по битам, поскольку результаты таких измерений более точны.
Рассмотрим механизм передачи информации о CRC-4. Для передачи этой информации используется сверхцикловая структура. Однако, сверхцикл CRC-4 не обязательно связан со сверхциклом MFAS, Каждый сверхцикл может быть разбит на 2 подцикла (SMF). На рис.3 они отмечены как SMF# 1 и SMF#2 и содержат по 8 циклов каждый. Соответственно отмечены по 4 бита, используемые для передачи CRC-4 каждого сверхцикла (биты С). Биты CRC-4 вычисляются методом деления двоичной суммы содержимого 8 последовательных циклов на тестовый полином, остаток от деления в виде 4-битового сообщения вставляется в следующий сверхцикл для передачи в потоке Е1. Структура сверхцикла CRC-4 включает несколько сообщений сверхцикловой структуры CRC-4. В четных циклах NFAS битами Si передается сообщение сверхцикловой синхронизации CRC-4 - комбинация 001011, которая используется на приемной стороне для синхронизации по CRC. Кроме этого в составе сверхцикла SMF передается его главная информация - сообщение С1С2С3С4. В качестве дополнительного сообщения, передаваемого в направлении передачи при обнаружении ошибки по CRC-4, используется 2-битовое сообщение Е1Е2. Каждый бит Е связан с одним из принятых сверхциклов SMF (в составе сверхцикла MFAS используется два сверхцикла SMF, поэтому сообщение использует два бита Е). Когда оборудование приемника получает информацию об ошибке CRC-4, оно генерирует бит Е для сообщения передатчику о принятой ошибке.
Мониторинг по CRC производится в режиме реального времени непосредственно после установления циклового синхронизма. В этом случае возникает цикловая синхронизация по CRC-4 и сверхциклам SMF по кодовой последовательности 001011. Эта синхронизация достаточно устойчивая, потеря цикловой синхронизации по CRC-4 отображается только после того, как более чем 914 сообщений CRC в секунду не соответствует ожидаемым значениям.
|
Сверхцикл |
Канальный интервал 0 |
|||||||||
|
Биты |
||||||||||
|
Подцикл |
Цикл |
Бит1 |
Бит2 |
Бит3 |
Бит4 |
Бит5 |
Бит6 |
Бит7 |
Бит8 |
|
|
FAS NFAS SMF#1 |
1 |
с1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
|
|
2 |
0 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
||
|
3 |
с2 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
||
|
4 |
0 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
||
|
5 |
c3 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
||
|
6 |
1 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
||
|
7 |
c4 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
||
|
8 |
0 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
||
|
SMF#2 |
9 |
с1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
|
|
10 |
1 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
||
|
11 |
с2 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
||
|
12 |
1 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
||
|
13 |
с3 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
||
|
14 |
Е1 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
||
|
15 |
с4 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
||
|
16 |
Е2 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
SMF#1 - подцикл 1; SMF#2 - подцикл 2; с1, с2, с3, с4 - биты CRC; 001011 - сигнал сверхцикловой синхронизации CRC; биты Е1 и Е2 идентифицирует ошибку по CRC; (Е = 1 - нет ошибки, Е = 0 - ошибка по CRC) Sn = биты, зарезервированные под задачи национального использования и для передачи управляющей информации сетевого уровня.
2. Циклические коды
2.1 Общее представление циклических кодов
Основные свойства циклического кода и способы построения. Циклические коды получили довольно широкое применение благодаря их эффективности при обнаружении и исправлении ошибок. Схемы кодирующих и декодирующих устройств для этих кодов чрезвычайно просты и строятся на основе обычных регистров сдвига.
Название кодов произошло от их свойства, заключающегося в том, что каждая кодовая комбинация может быть получена путем циклической перестановки символов комбинации, принадлежащей к этому же коду. Это значит, что если, например, комбинация a0 a1 a2. an-1 является разрешенной комбинацией циклического кода, то комбинация an-1 a0 a1 a2 …an-2 также принадлежит этому коду.
Циклические коды удобно рассматривать, представляя комбинацию двоичного кода не в виде последовательностей нулей и единиц, а в виде полинома от фиктивной переменной x, а именно;
G (x) = an-1 xn-1 + an-2 xn-2 +…+ a1 x + a0, (1)
где ai - цифры данной системы счисления (в двоичной системе 0 и 1). Так, например, двоичное семиразрядное число 1010101 может быть записано в виде полинома
у (x) = 1x6 + 0x5 + 1x4 + 0x3 + 1x2 + 0x1 + 1x0 = x 6 + x 4 + x 2+ 1. (2)
Наибольшая степень x в слагаемой с ненулевым коэффициентом называется степенью полинома.
Представление кодовых комбинаций в форме (2) позволяет свести действия над комбинациями к действию над многочленами. При этом сложение двоичных многочленов сводится к сложению по модулю два коэффициентов при равных степенях переменной x; умножение производится по обычному правилу перемножения степенных функций, однако полученные при этом коэффициенты при равных степенях переменной x складываются по модулю два; деление осуществляется по правилам деления степенных функций, при этом операции вычитания заменяются операциями суммирования по модулю два.
Представление комбинаций в формах (1) и (2) удобно еще и тем, что упомянутая ранее циклическая перестановка есть результат простого умножения данного полинома на х. Действительно, если одна из кодовых комбинаций выражается полиномом V (x) = a0 + a1 x + a2 x2 +…+ an-2 xn-1+ an-1 xn-1, то новая комбинация за счет циклического сдвига будет x V (x) = a0 x + a1 x2 + a2 x3 +…+ an-1 xn. Однако в последнем члене необходимо заменить xn на 1. Следовательно, новая комбинация будет
V1 (x) = a0 x + a1 x2 + a2 x3 +…+ an-2 xn-1.
Например, циклический сдвиг кодовой комбинации 1010101 может быть получен путем умножения полинома (2) на x
G (x) х = x7 + x5 + x3 + x.
Заменив х7 на 1, получим полином
G1 (x) = x5 + x3 + x3 + 1, соответствующий кодовой комбинации 0101011.
Согласно определению циклического кода для построения производящей матрицы Pn,k достаточно выбрать только одну исходную n - разрядную комбинацию V1 (x). Циклическим сдвигом можно получить (n - 1) различных комбинаций, из которых любые k комбинаций могут быть взяты в качестве исходных. Суммируя строки производящей матрицы во всех возможных комбинациях, можно получить остальные кодовые комбинации. Можно показать, что кодовые комбинации, получаемые из некоторой комбинации V1 (x) циклическим сдвигом, удовлетворяют условиям, предъявляемым к совокупности исходных комбинаций.
Циклический сдвиг комбинации с единицей в старшем n-м разряде равносилен умножению соответствующего многочлена на x с одновременным вычитанием из результата многочлена (хп - 1) или (хп +1), так как операции осуществляются по модулю два. Следовательно, если в качестве исходного взять некоторый полином Р (х), то процесс получения базовых полиномов можно представить в следующем виде:
U1 (x) = P (x)
U2 (x) = P (x) x - C2 (xn + 1);
U3 (x) = P (x) x2 - C3 (xn + 1); (3)
......
Un (x) = P (x) xn-1 - Cn (xn + 1),
где С2, С3,. Сn - коэффициенты, принимающие значение 1 при Р (х) хi ? (хп - 1) и значение 0 при Р (х) xi < (хп - 1).
При таком способе построения базовых полиномов полином Р (х) называют образующим.
Если принять условие, что полином Р (х) является делителем двучлена (хп +1), то базовые комбинации, а вместе с ними и все разрешенные комбинации кода приобретают свойство делимости на Р (х). Из этого следует, что принадлежность кодовой комбинации к группе разрешенных можно легко проверить делением ее полинома на образующий полином Р (х). Если остаток от деления равен нулю, то комбинация является разрешенной.
Это свойство циклического кода используется для обнаружения или исправления ошибок. Действительно, если под воздействием помех разрешенная кодовая комбинация трансформируется В запрещенную, то ошибка может быть обнаружена по наличию остатка при делении комбинации на образующий полином Р (х).
Таким образом, образующий полином Р (х) должен удовлетворять требованию - он должен быть делителем двучлена (хп +1). Выбор Р (х) однозначно определяет циклический код и его корректирующие свойства.
Циклический (n,k) - код может быть получен путем умножения простого k-значного кода, выраженного в виде полинома степени (k - 1), на некоторый образующий полином Р (х) степени (n - k).
Возможна и другая процедура получения циклического кода. Для этого кодовая комбинация простого k-значного кода G (х) умножается на одночлен xn-k, а затем делится на образующий полином Р (х) степени (n - k). В результате умножения G (х) на xn-k степень каждого одночлена, входящего в G (х), повысится на (n - k). При делении произведения xn-k G (x) на образующий полином Р (х) получится частное Q (х) такой же степени, как и G (х).
Результат умножения и деления можно представить в следующем виде:
xn-k G (х) / Р (х) = Q (х) + R (х) / Р (х), (4)
где R (х) - остаток от деления xn-k G (х) на Р (х).
Так как частное Q (х) имеет такую же степень, как и кодовая комбинация G (х), то Q (х) также является комбинацией простого k-значного кода.
Умножая обе части равенства (4) на Р (х) и произведя некоторые перестановки, получим
F (x) = Q (х) Р (х) = xn-k G (х) + R (х). (5)
В правой части (5) знак минус перед R (х) заменен знаком плюс, так как вычитание по модулю два сводится к сложению.
Таким образом, кодовая комбинация циклического (n,k) - кода может быть получена двумя способами:
· путем умножения простой кодовой комбинации степени (k - 1) на одночлен xn-k и добавления к этому произведению остатка, полученного от деления полученного произведения на образующий полином Р (х) степени (n - k);
· путем умножения простой кодовой комбинации степени (k - 1) на образующий полином Р (х) степени (n - к).
При первом способе кодирования первые k символов полученной кодовой комбинации совпадают с соответствующими символами исходной простой кодовой комбинации.
При втором способе в полученной кодовой комбинации информационные символы не всегда совпадают с символами исходной простой комбинации. Такой способ легко реализуем, но вследствие того, что в полученных кодовых комбинациях не содержатся информационные символы в явном виде, усложняется процесс декодирования.
В связи с вышеизложенным на практике обычно используется первый способ получения циклического кода.
2.2 Кодирование циклических кодов
Как было показано, комбинация циклического кода имеет вид многочлена f (x) =g (x) q (x) =xn-m u (x) +r (x). При передаче такой комбинации по каналу связи на приемной стороне получена комбинация p (x). При наличии ошибок многочлен p (x), вообще говоря, не делится на g (x), чем и обнаруживается наличие ошибок.
Пример. Пусть и (x) =1+ x2+ x3+ x7+ x9=1011000101, g (x) =1+ х2+ x4+ x5=101011, тогда xn-m = х5 и xn-m u (x) = x5+ x7+ x8+ x12+ x14= 000001011000101. Произведем деление xn-m u (x) на g (x). В результате деления получим частное q (х) = 110101011 и остаток r=01110 (напомним, что деление начинается со старших разрядов). Кодовый многочлен имеет следующий вид:
xn-m u (x) +r (x) = x+ x2+ x3+ x5+ x7+ x8+ x14=01110 1011000101.
Предположим, что многочлен ошибок e=110101100000000, тогда будет принят многочлен р=101000111000101. Если р (х) разделить на g=101011, то получится остаток S (x) = 1, чем обнаруживается наличие ошибки в принятой кодовой комбинации.
Остаток S (x) от деления р (х) на g (х) называется синдромом. Так как S (x) =p (x) + g (x) e (x), то синдром S (x) равен остатку от деления многочлена ошибок е (х) на g (x). Таким образом, синдром, вычисленный по принятому многочлену р (х), содержит информацию о векторе ошибок. Исправление ошибок производится в следующей последовательности:
а) р (х) делится на g (x), получается остаток (синдром) S (x);
б) по S (x) находится е (х);
в) сложением р (x) + е (х) получается f ґ (x).
Вычисление синдрома может быть реализовано на регистрах с логической обратной связью - синхронных устройствах, состоящих из связанных между собой элементов задержки и логических элементов. Вычисление синдрома осуществляется подачей коэффициентов многочлена на регистр, начиная со старших разрядов.
Кодирование циклического кода сводится к умножению исходной комбинации u (х) на хп-т и прибавлению к ней остатка r (x) от деления хп-ти (х) на g (x). При декодировании вычисляется синдром S (x) путем деления р (x) на g (x). Поскольку операция умножения многочлена на хп-т означает добавление к этому многочлену (п-т) нулей, то никакого специального устройства для этого не требуется. Деление многочлена на многочлен заключается в последовательном сложении по модулю 2 делителя со старшими степенями делимого, затем со старшими степенями получившегося остатка до тех пор, пока степень остатка не станет меньше степени делителя (сложение по модулю 2 совпадает с вычитанием).
Деление произвольного многочлена на порождающий многочлен g (х) степени (n-т) может быть осуществлено регистром с числом ячеек (n-т) и числом сумматоров, на единицу меньшим числа ненулевых членов g (x). Место включения сумматоров определяется структурой делителя g (x). Так, например, для g (x) =1+ х2+ x4+ x5 схема приведена не рис.4.
Рис. 4.
На вход регистра поступает последовательность разрядов, начиная с высшего, многочлена-делимого. Как только первый разряд этой последовательности появляется на выходе, происходит суммирование по модулю 2 делителя и первых разрядов делимого, а в элементах памяти записывается остаток. Затем при появлении на выходе первой единицы остатка производится суммирование делителя с этим остатком и т.д. После записи в ячейки памяти последнего разряда делимого в них получается окончательный остаток. Операция деления занимает п +1 тактов, где n - степень делимого. Последовательность работы схемы рис.4. представлена в таблице ниже.
На основе рассмотренного регистра с логической обратной связью может быть построено кодирующее устройство циклического кода (рис.5).
Рис. 5.
В течение первых (n - m) тактов символы заполняют линию задержки ЛЗ и запоминающие элементы, затем в течение последующих (m + 1) тактов происходит деление (при этом ключ кл. k1 замкнут, а кл. k2 разомкнут) и на выход регистра поступают все m информационных разрядов. В запоминающих элементах остается остаток r (x). После этого кл. k2 замыкается, а кл. k1 размыкается, и на выход регистра поступает остаток r (x), а ЛЗ и элементы памяти заполняются (n - m) разрядами следующей комбинация и весь цикл повторяется. В результате на выходе сначала последовательно появляются все m информационных, а затем (n - m) проверочных разрядов n - разрядной кодовой комбинации.
Недостаток схемы рис. 5, заключающийся в необходимости задержки информации на (n-m) тактов, может быть устранен при использовании эквивалентной схемы рис. 6.
Рис. 6.
В течение первых m тактов замкнут кл. k1 и разомкнут кл. k2. При этом на выход регистра поступает m информационных разрядов и одновременно производится деление. Затем кл. k1 размыкается, а кл. k2 замыкается, и в течение последующих (n-m) тактов на вход регистра ничего не подается, а на выход поступает остаток от деления. По окончании передачи n - разрядной комбинации ключи возвращаются в первоначальное положение и цикл повторяется. Именно такой тип кодера (рис. 6) я использую в моём курсовом проекте.
Сложность циклического кодера пропорциональна длине кода n. Следовательно, кодер циклического кода намного проще, чем кодер произвольного линейного кода, сложность которого пропорциональна n2.
2.3 Структурная схема мультиплексора Е1
3. Разработка блока Формирователь CRC-4
Требуется спроектировать блок "Формирователь CRC-4", который производит расчет суммы CRC-4 и включает результат в сигнал следующего подсверхцикла. В блок входит кодер, регистр, мультиплексор и устройство управления. В работе данного блока используются метки циклов. Схема работы формирователя CRC-4 показана на Рис. 1.
Поток Е1 проходит через кодер, из первых 8 циклов берутся первые биты TS0 и обсчитывает их по полиному Х4 +Х+1 и вставляет в следующие 8 циклов.
На Рис. 2. приведена общая структура разрабатываемого блока.
Рис. 2. Функциональная схема формирователя CRC-4.
Устройство управления выделяет метки циклов. Как только прошла первая метка устройство управления дает команду кодеру начинать работу, при прохождении девятой метки устройство управления выдает команду заканчивать деление и вставлять просчитанные биты С1, С2, С3, С4 в следующие 8 циклов.
В устройство управления входят 2 счетчика последовательного типа с непосредственными связями, схема которого представлена на Рис.3.
Перед поступлением счетных импульсов все разряды счетчика устанавливаются в состояние "0" подачей импульса на вход "Установка нуля". При поступлении первого счетного импульса первый Т-триггер подготавливается к переключению в противоположное состояние, и после окончания действия импульса переходит в состояние Q =1. В счетчик записывается число 1. Уровень 1 с выхода Q1 воздействует на счетный вход второго разряда, подготавливая его к переключению.
По окончании второго счетного импульса первый Т-триггер переходит в состояние "0", а второй Т-триггер переключается в состояние "1". Таким образом, осуществляется работа счетчика с приходом последующих импульсов.
Первый разряд счетчика переключается с приходом каждого входного импульса, второй разряд - каждого второго, третий - каждого четвертого, а четвертый срабатывает на каждый восьмой счетный импульс.
По окончании 15-го импульса все разряды счетчика устанавливаются в состояние "1", а 16-й импульс переключает первый разряд счетчика в состояние"0", следом за ним переключаются и остальные разряды в исходное состояние. На Рис. 4. приведена временная диаграмма двоичного счетчика.
Схема счетчика выполнена на счетных Т-триггерах с внутренней задержкой.
Характерным свойством Т-триггера является его переключение в противоположное состояние с приходом каждого очередного входного импульса. В выбранном Т-триггере особенностью является наличие дополнительного инвертора. Последовательность переключения асинхронных R-S-триггеров, входящих в Т-триггер: на этапе фронта входного импульса переключается основной триггер, а по окончании длительности входного импульса - вспомогательный триггер. Этот вариант Т-триггера называется также триггер с внутренней задержкой. На Рис. 6. приведена временная диаграмма Т-триггера.
На Рис. 7. приведена схема разрабатываемого кодера.
На вход схемы поступают m информационных символов. В течение первых m тактов замкнут кл. К1 и разомкнут кл. К2. При этом на выход регистра поступает m информационных разрядов и одновременно производится деление. Затем кл. К1 размыкается, а кл. К2 замыкается, и в течение последующих (n-m) тактов на вход регистра ничего не подается, а на выход поступает остаток от деления. По окончании передачи n - разрядной комбинации ключи возвращаются в первоначальное положение и цикл повторяется. На Рис. 8. приведена временная диаграмма кодера.
В кодер входят D-триггеры и логические элементы ИЛИ, выполняющие операцию сложения по модулю два. На Рис. 10. приведена структурная схема однотактного D-триггера. Их обозначение обусловлено свойством сохранять состояние логической "1" после снятия входного сигнала до прихода очередного тактового импульса. на Рис. 11. временная диаграмма D-триггера.
Остаток от деления из кодера попадает в последовательный регистр. Из сдвигового регистра через параллельные выходы биты CRC-4 переходят в регистр памяти и регистр сдвига снова готов к работе. На Рис. 12. приведена схема сдвигового регистра.
В параллельных регистрах запись двоичного числа осуществляется во все разряды одновременно. Их функция сводится только к приему, хранению и передаче информации. В связи с этим параллельные регистры часто называют регистрами памяти. перед записью двоичного числа все триггеры устанавливаются в состояние "0" подачей импульса по входу "установка нуля". Для записи в регистр подается импульс записи, открывающий входные элементы И. код входного числа записывается в регистр. По окончании операции записи информация, записанная в регистр, сохраняется, несмотря на то, что входная информация может изменяться. Для считывания информации подается импульс по входу "Считывание". На выходные шины регистра передается код числа, записанный в регистр. Параллельный регистр также выполнен на D-триггерах. На Рис. 13. приведена схема параллельного регистра.
При считывании с параллельного регистра битов CRC-4 они попадают на входы мультиплексора, который коммутирует их в поток Е1. на единственный выход Y информация передается то с одного, то с другого входа поочередно, т.е. мультиплексор подключает к входу по одной входной линии. Каждая входная линия (DI) имеет свой адрес (код). Выбор той или иной линии осуществляется подачей соответствующего кода адреса на адресные шины S1,. S4. на Рис. 14. приведена схема мультиплексора "из 16 в1".
Соответствие кодов адресов S0,S1,S2,S3 и входных линий определяется таблицей истинности мультиплексора (Таблица 1).
По выходу из мультиплексора биты CRC-4 в строго определенное время попадают на вход логического элемента И. ИЛИ, который в строго определенное время вставляет их в поток Е1.
В результате разработки формирователя CRC-4 получилась схема, приведенная на Рис. 15.
Заключение
В данном проекте был разработан блок формирователь CRC-4. В виду того, что диаграммы представляют ожидаемые результаты, следует, что каждая схема в частности, а значит и блок в целом, работают верно.
Данный блок имеет простую структуру, доступную для последующего изучения и модернизации.
Литература
1. И. И. Бобров - Импульсные и цифровые устройства 2008.
2. Е.Л. Кон, С.Н. Лицын, О.И. Шеховцов - Избыточное кодирование в системах телемеханики и передачи данных 2011.
3. И.Г. Бакланов - Технологии измерений первичной сети. Часть1. Системы E1, PDH, SDH 2008.
4. Ю.С. Забродин - Промышленная экономика 2010.
Размещено на Allbest.ru
Подобные документы
Проектирование цифровой линии передачи между пунктами Гомель и Калинковичи. Выбор системы передачи для осуществления связи. Структурная схема аппаратуры ИКМ-120. Параметры системы передачи, трассы кабельной линии. Расчет схемы организации связи.
курсовая работа [129,2 K], добавлен 08.05.2012Структурная схема цифровых систем передачи и оборудования ввода-вывода сигнала. Методы кодирования речи. Характеристика методов аналого-цифрового и цифро-аналогового преобразования. Способы передачи низкоскоростных цифровых сигналов по цифровым каналам.
презентация [692,5 K], добавлен 18.11.2013Принцип действия формирователя импульса тока для запуска лазером и требуемые параметры его работы. Принцип работы таймера в схеме одиночного запуска. Каскад Дарлингтона. Операционный усилитель и схема с транзистором VT1. Принципиальная схема устройства.
курсовая работа [119,3 K], добавлен 07.04.2008Структурная схема линейного тракта передачи, расчет параметров. Характеристика оптического интерфейса SDH STM-1 полнофункционального оптического мультиплексора "Транспорт-S1". Особенности регенератора МД155С-05F. Параметры оптического кабеля марки ДПС.
курсовая работа [1,3 M], добавлен 24.04.2015Методика контроля коэффициента ошибок. Эксплуатационная норма качества на цифровые тракты и каналы. 15-минутные и 24-часовые пороги уровня качества. Виды повреждений кабельных линий, краткая характеристика методов их обнаружения. Метод бегущей волны.
контрольная работа [373,8 K], добавлен 20.01.2013Расчет и проектирование управляемого формирователя импульсов, используя заданные входные и выходные параметры. Структурная схема управляемого формирователя импульса и расчет его конструктивных частей: усилителя, мультивибратора, цифрового устройства.
контрольная работа [157,3 K], добавлен 20.10.2011Функциональная схема автоматической системы передачи кодированных сигналов в канал связи. Задающий генератор и делитель частоты. Преобразователь параллельного кода в последовательный. Формирователь стартовых импульсов. Схема согласования с каналом связи.
курсовая работа [2,4 M], добавлен 05.02.2013Разработка расчетной схемы связи с аналоговыми системами передачи. Расчет затухания на усилительных участках. Затухание на прилегающем усилительном участке при минимальной температуре грунта. Усиление усилительного пункта. Построение диаграммы уровней.
контрольная работа [593,5 K], добавлен 10.09.2012Описание дешифратора и структурная схема устройства. Расчет потребляемой мощности и времени задержки. Описание мультиплексора и структурная схема коммутатора параллельных кодов. Устройство параллельного ввода слов в регистры. Ждущий мультивибратор.
курсовая работа [2,3 M], добавлен 27.04.2015Структурная схема блока контроля и сигнализации. Требования, предъявляемые к датчику и нормирующему преобразователю и исходные данные к расчету. Выбор и расчет нормирующего преобразователя. Структурная схема блока измерения и назначение его элементов.
курсовая работа [2,5 M], добавлен 30.05.2012
