Устройство сбора информации

Оглавление

Введение

1. Основная техническая часть

1.1 Обзор аналогичных устройств

1.2 Логический расчет подсистем

1.2.1 Проектирование подсистемы памяти

1.2.2 Проектирование модуля параллельного адаптера

1.3 Разработка алгоритма функционирования системы

1.4 Проектирование программного обеспечения системы

1.5 Выбор и обоснование элементов МП комплекса

1.6 Принцип работы аппаратно-программных средств

2. Аппаратно-программные средства контроля устройства

2.1 Аппаратные средства контроля микросистемы

2.1.1 Логический пробник

2.1.2 Осциллограф С1-65А

2.1.3 Вольтметр В7-16А

2.2 Программное обеспечение тестирования устройства

2.3 Алгоритм поиска неисправности

3. Охрана окружающей среды, труда и пожаробезопасность

3.1 Производственная санитария

3.1.1 Требования к освещению

3.1.2 Уровень шума и вибрации

3.1.3 Требования к вентиляции и отоплению

3.2 Электробезопасность

3.3 Мероприятия по пожарной безопасности

4. Экономическая часть

5. Заключение

Введение

Ушедший век, а с ним и тысячелетие, ознаменован величайшими достижениями человечества в области совершенствования орудий труда. Небезуспешным творением человека стало изобретение компьютера - технического средства, иллюзионирующего фантастическую реальность. Работа компьютера подчинена законам логики, а принцип построения его устройств явился результатом сочетания достижений высокой технологии в электронике, микроминиатюризации элементов точной электромеханики и, несомненно, развития математики.

В наше время трудно представить себе, что без компьютеров можно обойтись. А ведь не так давно, до начала 70-х годов вычислительные машины были доступны весьма ограниченному кругу специалистов, а их применение, как правило, оставалось окутанным завесой секретности и мало известным широкой публике. Однако в 1971 г. произошло событие, которое в корне изменило ситуацию и с фантастической скоростью превратило компьютер в повседневный рабочий инструмент десятков миллионов людей. В том вне всякого сомнения знаменательном году еще почти никому не известная фирма Intel из небольшого американского городка с красивым названием Санта-Клара (шт. Калифорния), выпустила первый микропроцессор. Именно ему мы обязаны появлением нового класса вычислительных систем - персональных компьютеров, которыми теперь пользуются, по существу, все, от учащихся начальных классов и бухгалтеров до маститых ученых и инженеров.

Персональный компьютер IBM PC на процессоре 8088 фирмы Intel оказался тем долгожданным стандартом, который с радостью поддержали многочисленные программисты и фирмы-изготовители прикладного программного обеспечения: наконец то появился компьютер солидной фирмы, для которого можно было разрабатывать и успешно продавать достаточно сложные, совершенные и универсальные программы. По сути дела, компьютер IBM PC создал не только стабильный и обширный рынок ПК, но и огромный рынок прикладного ПО, на котором за последние полтора десятилетия разбогатело множество венчурных фирм. Вот яркий тому пример. Компьютер IBM PC почти с самого начала работал под управлением дисковой операционной системы DOS, которую разработала для IBM маленькая и никому тогда не известная фирма Microsoft. Сегодня Microsoft - бесспорный флагман индустрии программного обеспечения, одна из богатейших фирм мира, выпускающая не только операционные средства MS-DOS и Windows для управления компьютерами, но и различные прикладные пакеты. Разумеется, персоналка IBM PC оказалась только первым шагом в верном направлении. Затем фирма IBM выпустила множество моделей персональных компьютеров XT, AT, PC/1 и PC/2 на различных процессорах Intel 8086, 80286, 80386, 80486.

Все эти компьютеры предназначены для работы под управлением операционной системы DOS или в графической среде Windows. Этим машинам, не занимающим и половины поверхности обычного письменного стола, покоряются все новые и новые классы задач, которые ранее были доступны лишь системам, занимавшим не одну сотню квадратных метров. Наверное, никогда прежде человек не имел в своих руках инструмента, обладающего столь колоссальной мощью при столь микроскопических размерах.

1 ОСНОВНАЯ ТЕХНИЧЕСКАЯ ЧАСТЬ

1.1 Обзор аналогичных подсистем, устройств и алгоритмов

В недалеком прошлом измерение аналоговых величин представляло собой довольно громоздкий и неудобный процесс - информация с датчиков поступала на самописцы, а затем полученные графики анализировались и обрабатывались специалистами.

В наше время эти задачи можно решать гораздо проще - с помощью аналогово-цифровых преобразователей (АЦП). Эти устройства преобразовывают аналоговую информацию в цифровую, которая удобна для восприятия компьютером.

Последние десятилетия обусловлены широким внедрением в отрасли народного хозяйства средств микроэлектроники и вычислительной техники, обмен информацией с которыми обеспечивается линейными аналоговыми и цифровыми преобразователями (АЦП и ЦАП).

Современный этап характеризуется больших и сверхбольших интегральных схем ЦАП и АЦП обладающими высокими эксплуатационными параметрами: быстродействием, малыми погрешностями, многоразрядностью. Включение БИС ЦАП и АЦП единым, функционально законченным блоком сильно упростило внедрение их в приборы и установки, используемые как в научных исследованиях, так и в промышленности и дало возможность быстрого обмена информацией между аналоговыми и цифровыми устройствами.

Цифро-аналоговые и аналого-цифровые преобразователи АЦП находят .широкое применение в различных областях современной науки и техники. Они являются неотъемлемой составной частью цифровых измерительных приборов, систем преобразования и отображения информации, программируемых источников питания, индикаторов на электронно-лучевых трубках, радиолокационных систем, установок для контроля элементов и микросхем, а также важными компонентами различных автоматических систем контроля и управления, устройств ввода--вывода информации ЭВМ. На их основе строят преобразователи и генераторы практически любых функций, цифроуправляемые аналоговые регистрирующие устройства, корреляторы, анализаторы спектра и т. д. Велики перспективы использования быстродействующих преобразователей в телеметрии и телевидении. Несомненно, серийный выпуск малогабаритных и относительно дешевых АЦП еще более усилит тенденцию проникновения метода дискретно-непрерывного преобразования в сферу науки и техники. Одним из стимулов развития цифро-аналоговых и аналого-цифровых преобразователей в интегральном исполнении в последнее время является широкое распространение микропроцессоров и методов цифровой обработки данных. В свою очередь потребность в АЦП стимулирует их разработку и производство с новыми, более совершенными характеристиками. В настоящее время применяют три вида технологии производства АЦП: модульную, гибридную и полупроводниковую. При этом доля производства полупроводниковых интегральных схем (ИМС ЦАП и ИМС АЦП) в общем объеме их выпуска непрерывно возрастает и в недалеком будущем, по-видимому, в модульном и гибридном исполнениях будут выпускаться лишь сверхточные и сверхбыстродействующие преобразователи с достаточно большой рассеиваемой мощностью.

Проектируемое устройство представляет собой микропроцессорную систему обработки информации и управления, реализованную на основе современной элементной базы (БИС и СБИС) и принципа программного управления. Для построения микропроцессорной системы требуется ограниченный набор аппаратных ресурсов, а реализация функций системы возлагается на программное обеспечение. Таким образом, микропроцессорная система - это цифровая система обработки информации и управления, функциональные возможности которой определяются программным обеспечением, а взаимосвязь с внешней средой обеспечивается внешними устройствами (ВУ), такими как : устройства внешней памяти - накопители на гибких магнитных дисках (НГМД) и жестких винчестеровских дисках (НМД); устройства связи с оператором - пульты управления, знакоцифровые индикаторы, клавиатура и телевизионные мониторы, графические дисплеи, печатающие устройства (принтеры), устройства ввода/вывода графической и речевой информации, изображений; устройства сопряжения с объектами - аналоговые и цифровые датчики информации и исполнительные механизмы; устройства дистанционной связи - модуляторы/демодуляторы (модемы) и пр.

Проектируемая система выполнена на основе микропроцессорного комплекта БИС К1810, который изготовлен по высокопроизводительной nМОП-технологии и предназначен для построения 8- и 16-разрядных микропроцессорных систем широкого диапазона: от однопроцессорных микроконтроллеров и микро-ЭВМ до многопроцессорных распределенных микропроцессорных систем. В основу комплекта положены три основных принципа:

1) распределение функций процессора между универсальными и специализированными БИС;

2) ориентация БИС на построение мультипроцессорных систем;

3) иерархическая организация внутрисистемного интерфейса.

Функционально микропроцессорная система предназначена для последовательного опроса 8-ми аналоговых датчиков и передачи информации в ОЗУ и последующей ее обработки. Опрос датчиков, преобразование аналоговой информации в цифровую, запись информации в ОЗУ производится под управлением микропроцессора К1810ВМ86.

Рассмотрим аналогичную микропроцессорную систему, выполненную на основе микропроцессорного комплекта БИС КР580.

Основу всей аппаратной части микросистемы составляет процессорный модуль. Он выполняет все необходимые операции по чтению и записи данных, выставлению необходимого адреса, организации управляющих сигналов, которые управляют различными частями микросистемы. Процессорный модуль состоит из следующих основных микросхем.

КР580ВМ80 -- микропроцессор, способный выполнять функции центрального процессора ЭВМ, т.е. может считывать информацию из внешних устройств, памяти и производить над ней арифметические и логические операции, анализировать результаты вычислений и записывать данные в память и внешние устройства, функционируя при этом под управлением команд из некоторого фиксированного множества, в нашем случае памяти программ, т.е. ПЗУ. Обмен с внешними устройствами и памятью микропроцессор осуществляет через восьмиразрядную шину данных. Микропроцессор КР580ВМ80 обращается к памяти и внешним устройствам через 16-разрядную шину адреса.

КР580ГФ24 -- генератор тактовых импульсов. Данная микросхема вырабатывает тактовые синхросерии F1 и F2 для микропроцессора КР580ВМ80. Кроме того, генератор вырабатывает сигналы начальной установки микропроцессора RESET и готовности READY, синхронизированные тактовыми импульсами, и строб STSTB, синхронизированный от процессора по сигналу SYNC и необходимый для фиксации слова состояния процессора в системном контроллере.

КР580ВК28 -- системный контроллер. Предназначен для фиксации слова состояния процессора, формирования сигналов управления памятью и внешними устройствами, буферизации шины данных. По этому импульсу происходит фиксация слова состояния в регистре состояния.

КР580ИР82 -- буферный регистр. Предназначен для фиксации информации и может использоваться в системах, построенных на микропроцессорах различных серий, в том числе КР580ВМ80. В частности, в системах с микропроцессором КР580ВМ80 буферный регистр может быть использован для хранения слова состояния процессора. В нашем случае два буферных регистра предназначены для фиксации старшей и младшей частей адреса, поступающего от микропроцессора. Если на вход ОЕ поступает разрешающий сигнал низкого уровня, а на входе STB- сигнал высокого уровня, то информация, записанная в буферный регистр, сохраняется до появления разрешающего сигнала на входе STB.

БИС программируемого ПЗУ К556РТ4, на выходе которого формируется сигнал низкого уровня CS, предназначенный для выборки микросхемы памяти. Также БИС ПЗУ подсоединена к шине данных, через которую память производит обмен информацией. Управляющий сигнал MRDC поступает от процессора и указывает на чтение памяти.

ОЗУ организовано на БИС ОЗУ статического типа. Требуемый объем ЗУ обеспечивается наращиванием, т.е. путем последовательного соединения адресуемых субблоков. Способ организации ОЗУ с адресным селектором и системной шиной аналогичен. Различие состоит в присутствии управляющего сигнала MWTC, который предназначен для записи в память информации из процессора. Примечательно, что сигнал, поступающий на вход ОЕ микросхемы (разрешение выдачи информации) сформирован из сигналов MRDC и MWTC, объединенных конъюктивно с помощью элемента «И». Эта организация позволяет активировать БИС в момент чтения либо записи.

КР580ВВ55 - программируемый параллельный адаптер, который предназначен для управления внешними устройствами. Данная БИС адресуется с помощью дешифратора, реализованного на микросхеме К155ИД7. Адаптер имеет три порта ввода/вывода (А, В и С), которые могут быть настроены в различных направлениях. Настройка адаптера происходит с помощью следующих сигналов: A1, A0, CSPPI, IORC, IOWC, RESET.

Структурная схема микросистемы представлена на рисунке 1.1.



Принцип работы микросистемы состоит в следующем: номер опрашиваемого датчика формируется в одном из РОН, в основном в регистре В. В 8-ми разрядном регистре в 5-ти старших разрядах записываются единицы, а в трех младших разрядах - номер датчика. Первоначально в регистре В записано число F8h : 11111000 = F8h.

При опросе каждого датчика содержимое регистра В увеличивается на 1. При опросе последнего датчика в регистре записывается число FF = 11111111. Добавление следующей 1 обнуляет регистр В. На выходе триггера нуля TZ появляется 1. Номер ячейки ОЗУ, в которую должен быть записан результат опроса датчика, содержится в паре РОН, например, в регистрах HL.

Рассмотрим алгоритм работы микросистемы. Пусть первая занятая ячейка ОЗУ имеет номер 1350h. В нее будет помещен результат опроса 1-го датчика с номером 000. Через аккумулятор и шину данных номер датчика подается на устройство вывода 1 (УВ1). УВ1 подает номер датчика на коммутатор. Коммутатор опрашивает нужный датчик и передает аналоговый сигнал на АЦП. АЦП преобразует аналог. сигнал в цифровой и передает цифровой сигнал на УВВ1. Если в первом такте импульсной последовательности Ф1 МП передает номер датчика, то во втором такте он ожидает прихода сигнала окончания преобразования от АЦП. Сигнал окончания равный 1 передается через УВВ2, через шину данных в аккумулятор. Наличие сигнала окончания аккумулятор проверяет операцией циклического сдвига вправо. Если сигнал окончания пришел, то при сдвиге вправо 1 из младшего разряда аккумулятора передается в триггер сдвига ТС, триггер сдвига устанавливается в состояние 1, и данные из устройства ввода 1 по шине данных передаются в аккумулятор, а из него в ячейку ОЗУ. Содержимое пары регистров HL и регистра В увеличивается. на 1, при этом формируется номер следующего датчика и номер ячейки, куда должен быть помещен следующий результат.

Алгоритм работы системы сбора данных представлен на рисунке 1.2.

Недостатками данной системы по отношению к проектируемой являются следующие:

- процессор использует 3 источника питания: 5В, 12В, -5В

- морально устарела - программное обеспечение не отвечает требованиям настоящего времени, а именно: не совместим с IBM PC

Техническими достоинствами проектируемого устройства являются более широкие возможности, которые предоставляет МП комплект К1810, в частности, усовершенствованная система команд МП К1810ВМ86, более высокое быстродействие данной микросистемы, высокая точность снимаемых показаний.

Проектируемое устройство также отличается хорошими экономическими и эксплуатационными показателями, расчет которых произведен в третьей части дипломного проекта.

1.2 Логический расчет подсистем проектируемой системы

1.2.1 Проектирование подсистемы памяти

В функциональном отношении память делится программную и память данных. Память программ технически реализуется на БИС ПЗУ, память данных - на БИС ОЗУ. В некоторых случаях программная память может частично перекрывать память данных. Т.е. её реализация на БИС ОЗУ.

При проектировании запоминающих устройств микросистем решают задачи разработки требуемого объёма и разрядности ОЗУ и ПЗУ: распределение требуемого объёма памяти между ОЗУ и ПЗУ в адресном пространстве системы; создание аппаратного интерфейса сопряжения модулей ОЗУ и ПЗУ с системной магистралью.

Полупроводниковые БИС ЗУ характеризуются разрядностью хранимых данных и ёмкостью памяти - объёмом. Требуемая разрядность проектируемого ЗУ обеспечивается наращиванием разрядности путём соединения параллельно адресуемых БИС, а требуемый объём - наращиванием объёма путём соединения последовательно адресуемых субблоков, каждый из которых реализуется на конечном числе БИС ЗУ. Такой подход приемлем при построении модульной памяти данных и программ.

БИС ЗУ с двунаправленными выводами данных и раздельными шинами адреса и данных наиболее просто сопрягаются с системной магистралью микроЭВМ. Байтная организация БИС ёмкостью 2кВ ячеек избавляет от наращивания разрядности. Двунаправленный ввод - вывод данных исключает на пути между БИС ОЗУ и шиной данных вспомогательный буфер. Обычно локальная шина данных БИС ОЗУ имеет управляемое третье состояние. Примером данной организации служит БИС ОЗУ статического типа К541РУ2. Адресация ячеек памяти выполняется младшей частью адресов А10 --А0, Выборка кристаллов ОЗУ происходит старшими адресами А15 - A11. Адресный селектор AD (Address Decoder) может иметь. максимальное число выходов 32, а следовательно, может выбирать 32 БИС ОЗУ аналогичного типа. Этот блок ОЗУ полностью покрыл бы всё адресное пространство в 64кВ. Примечательно и то что дополнительный вход CS1, объединённый конъюнктивно со входом CSO, получает управление от ключа &, реализующего дизъюнкцию переменных командных сигналов чтения и записи памяти MRDC, MWTC с низким активным уровнем. Это в свою очередь активизирует БИС по выборке только в моменты чтения либо записи. При одноразрядной организации кристаллов памяти БИС производится наращивание чипов (Chip) СП i (i=7 - 0), как показано на рисунке 1.3.



Раздельные входы-выходы данных требуют установки дополнительного буферного регистра, например КР580ИР82, разрешающего конфликтную ситуацию на шине данных. Как и ранее, адресный дешифратор выбирает блок ОЗУ ёмкостью 2кВ. На цикле чтения выбирается выходной буфер регистра. Благодаря инвертору формируется строб STB, что в свою очередь передаёт байт данных из выбранной ячейки через регистр на шину данных. При записи регистр заблокирован, а передаваемый байт из шины данных зафиксируется сигналом MWTC в выбранной ячейке. Организация интерфейса БИС ПЗУ с системной магистралью аналогично. Наиболее трудной задачей является проблема расчёта

адресного дешифратора.

Рисунок 1.5 Интерфейс БИС ПЗУ с системной магистралью

Для размещения модуля памяти заданной ёмкости, по заданному адресу необходимо определить функцию выборки CS конкретных БИС ЗУ в модуле памяти. Данную функцию лучше всего организовать применением ПЛМ ввиду простоты реализации и высокого быстродействия. В качестве ПЛМ применим БИС однократно программируемого ПЗУ К556РТ5. Оно имеет организацию 256х4 бит и открытый коллектор на выходах. В качестве ПЗУ применим БИС К573РФ5, а в качестве ОЗУ БИС К541РУ2. Рассчитаем функции селекции для каждой из них. Схема Электрическая принципиальная представлена в графической части дипломного проекта (Лист 1). Выходы Q2 - Q0 имеют открытый коллектор на выходах и подключены к шине +5В через подтягивающие резисторы. Именно они формируют выборку требуемого чипа памяти.

Для расчёта необходим стартовый адрес В и ёмкость С. Конечный адрес определяется по формуле:

Е=В+С-1

Необходим указатель шкалы р который определяется по формуле:

р=2^(4i+j)

где i - младший значащий 16-ричный разряд

j - младший двоичный значащий разряд внутри i-го 16-ричного

Далее определим количество бит адреса G необходимых для адресации модуля памяти по формуле:

G=16 - log₂р

L - количество разрядов адресующих ячейки внутри БИС ЗУ.

Определяется по формуле: L=log₂C

Н - количество разрядов адресующих кристалл, определяется по формуле:

H=16-L

В результате получается следующая диаграмма распределения разрядов адресной шины представленная на Рисунке 1.6:



Рисунок 1.6 Диаграмма распределения разрядов шины адреса

Из диаграммы мы можем видеть следующее. Если указатель G больше Н то для однозначной адресации необходимо ещё к G добавить N разрядов адресной шины. Если G=5 т.е. р=С, а это идеальный случай, то дополнительные разрядов не нужно. И наконец третий случай, если G меньше Н то необходимо дополнительном разрядов адресной магистрали, ввиду того что ёмкость чипа памяти 2кВ и минимальное количество разрядов необходимых для однозначном адресации Н=5. Количество недостающих разрядов:

М=16-L-G

Количество вспомогательных разрядов:

N=G+L-16

Рассмотрим конкретный случай. Необходимо разместить модуль памяти ПЗУ ёмкостью 2кВ с адреса 1F00Н, и модуль ОЗУ ёмкостью 2кВ с адреса 2E00Н. Расчёт ведём отдельно для ОЗУ и отдельно для ПЗУ. Полученные результаты сведены в таблицу 1.1.

Таблица 1.1

N	В	Е	Р	G	М	N
1	1F00Н	26FFH	0100Н	8	0	3
2	2E00H	35FFH	0100Н	8	0	3

По полученным результатам строим карты адресации модулей памяти. Они представлены на рисунке 1.7 и рисунке 1.8.

Рисунок 1.7 Карта адресации ОЗУ



Рисунок 1.8 Карта адресации ПЗУ

В таблице 1.2 отмечены адреса памяти селектора PТ4, по которым записаны соответствующие константы. Так, например, стартовому адресу ROM 1F00Н соответствует ячейка памяти с адресом 1FН. По этому адресу должна быть записана константа ЕН, т.к. CS (ROM) равно значению Q0 и равно 0. Схема электрическая принципиальная приведена в графической части проекта (Лист 1).

Таблица 1.2

Адрес ПЗУ	Состояние
80Н - 00Н	0FH
88Н - 81Н	0ЕН
90H - 89Н	0DH
А0Н - 91Н	0FH
A8H - A1H	0ВН
FFH - A9H	0FH

В случае если G будет скажем не 8, а б то тогда для упрощения можно уменьшить количество задействованных линий адреса подключаемых к БИС селектора РТ4 до б.

1.2.2 Проектирование модуля параллельного адаптера

Программируемый параллельный адаптер, обычно строится на БИС программируемого периферийного адаптера PPI (Programmable Peripheral Interface) KP580BB55. В структуре микросистемы PPI представляет достаточно мощные "руки". Три восьмибитных двунаправленных порта могут поддерживать связь микро-ЭВМ с внешней средой по 24-м линиям. Аппаратно интерфейс показан на рисунке 1.9. Из рисунка следует, что проектирование схемы сопряжения заключается в разработке адресного дешифратора AD (Addres decoder ). Предполагается, что адресное пространство ввода - вывода изолировано от пространства памяти микросистемы. Последний фактор упрощает интерфейс, Поскольку адресация портов адаптера со стороны микроЭВМ производится 8-битным адресом А7 - А0, либо А15 - А8. Старшая половина адресной шины в этом случае дублирует младшую часть. В более сложных микроконтроллерных системах, где процессор окружен множеством периферийных адаптеров, вместо адресного дешифратора, применяют программируемую БИС ПЗУ. Для проектирования адресного дешифратора требуется начальный адрес PPI, являющийся адресом порта А. Адресами портов В и С служат символические адреса PPI + 1 и PPI + 2, соответственно. Адресом регистра управления CR (Control Register ) есть мнемоника PPI+3. Таким образом в адресном пространстве в 256 байт ввода - вывода адаптер занимает четыре места.

Рисунок 1.9 Интерфейс адаптера с системной магистралью

Адресация адаптера выполняется старшей частью адресов А7 - А2, адресация портов, включая регистр управления, происходит по младшим линиям А1, А0. Учитывая это обстоятельство, можно составить карту адресов памяти адаптера. Карта адресов представляет многоуровневую вложенную структуру. На самом верхнем уровне должны быть физические адреса портов адаптера. Количество уровней вложений определяется выбранной структурой дешифратора.) Карта адресации адаптера с начальным физическим адресом 98Н и представлена на рисунке 1.10.



Рисунок 1.10. Карта адресации ППИ

Нижним уровнем карты есть все адресное пространство в 256 байт. Три старших адресных разряда А7 - А5 делят пространство на 8 равных частей по 32 байта. В пространство адресов ВСН - А0Н вложен второй уровень адресов. Этот уровень разделён адресами А4 - А2 также на 8 частей, но уже по 4 байта. На этом уровне просто выделяются адреса адаптера. Третьим верхним вложенным уровнем адресов, являются физические адреса четырех адресуемых объектов адаптера. Сигнал CS адаптера выделяется двумя нижними уровнями карты, а логика его порождения совсем простая.

В соответствии с последним уравнением схема включения адресного дешифратора представлена на рисунке 1.11.

Оставшиеся свободные выводы выходов дешифратора могут использоваться для выборки других чипов ( Chip Select).

Рисунок 1.11 Схема включения адресного дешифратора

Ниже приводится пример простейшей микроконтроллерной системы управления с использованием PPI по рассчитанным адресам.

Рисунок 1.12 Микроконтроллерная система Рисунок 1.13 Алгоритм работы микроконтроллерной системы

Порт В должен быть запрограммирован на ввод, а младшая половина порта С - на вывод. При готовности объекта RDY=1 программно формируется строб STB, а затем пауза. После таких действий микроконтроллер снова сканирует готовность объекта.

Процедура управления достаточно проста. Директива РРI equ 098Н указывает программе на начальный адрес адаптера. В программе MS (Mode Select), BSR ( Bit Set Reset) - команды получаемые PPI со стороны микроконтроллера.

ORG 800H

OBJECT: MVI A, CW1 ; инициализация адаптера

OUT PPI+3

WAIT: IN PPI+1

ANI RDY ^:

JZ WAIT ; проверка готовности объекта

MVI A, CW2

OUT PPI+3 ; установка строба

CALL DELAY ; задержка

MVI A, CW3

OUT PPT+3 ; сброс строба

CALL DELAY ; выдержка паузы

JMP WAIT ; вернуться в начало

DELAY: PUSH PSW ; сохранить состояние

MVI A, TIME ; загрузить величину задержки

CYCL: DCR А ;уменьшить счётчик

JNZ CYCL ;если не 0 то повторить

POP PSW ; восстановить состояние

RET ; возврат

PPI equ 098H ; заданный физический адрес RDY equ 080Н ; маска готовности CW1 DB 82H ; MS = 82H - инициализация CW2 DB 01 Н ; ВSR ⁼ 01Н - установка РС0 CW3 DB 00Н ; BSR= 00Н - сброс РС0

1.3 Разработка алгоритма функционирования проектируемой системы

Алгоритм функционирования системы представлен на рисунке 1.14

Рисунок 1.14 Алгоритм работы микросистемы

1.4 Проектирование прикладного программного обеспечения проектируемой системы

На основании алгоритма функционирования проектируемой системы составляется программа управления устройством. Программа написана на языке низкого уровня Assembler. Листинг программы с комментариями и пояснениями приведен ниже.

masm

model small

.stack 100h ; Глубина стека 256 байт

.data ; Сегмент данных

cwd equ 82h ; Управляющее слово

portA equ 98h ; Aдрес порта А

portB equ 99h ; Адрес порта В

portC equ 9Ah ; Адрес порта С

ppiCR equ 9Bh ; Адрес регистра управления

start_1 equ 01h ; Управляющий уровень START_1

start_0 equ 00h ; Управляющий уровень START_0

; Основная программа

.code ; Сегмент кода программы

mov bx, 2E00h ; Загрузка начального адреса RAM в регистр BX

mov sp, 0F00h ; Загрузка указателя стека SP

mov cx, 00FFh ; Загрузка в регистр CX количества циклов

mov dx, ppiCR ; Формирование адреса РУС ППИ

mov al, cwd ; Формирование управляющего слова

out dx, al ; Загрузить в PPI управляющее слово

mov dx, portC ; Формирование адреса порта С

mov al, 00h ; AL00h

out dx, al ; Обнуление порта С

start: mov al, start_0 ; ALSTART_0

out dx, al ; Формирование START=0

call delay ; Вызов подпрограммы DELAY

wait: in al, portB ; Проверка готовности

cmp al, 00h ; Сравнение al с числом 00h

jnz wait ; Если не равно, то перейти на wait

in al, portA ; ALD0...D7

in ah, portB ; AHD8, D9

mov [bx], al ; Сохранить младшую часть результата в ОЗУ

inc bx ; Увеличить bx на 1

mov [bx], ah ; Сохранить старшую часть результата в ОЗУ

inc bx ; Увеличить bx на 1

mov al, start_1 ; ALSTART_1

out dx, al ; Формирование START=1

call delay ; Вызов подпрограммы DELAY

dec cx ; Уменьшить счетчик циклов на 1

jnz start ; Если не ноль, то перейти на start

hlt ; Остановка

; Подпрограмма временной задержки DELAY

delay: push f ; Сохранить в стеке содержимое регистра флагов

cycle: mov ax, ffffh ; Загрузка в AX расчетной величины FFFFh

dec ax ; Уменьшить АХ на 1

jnz cycle ; Если не ноль, то перейти на cycle

pop f ; Восстановить содержимое регистра флагов

ret ; Возврат в основную программу

end1.5 Выбор и обоснование элементов микропроцессорного комплекса

1.5.1 Общие сведения

Микропроцессорный комплект серии К1810 включает в свой состав следующие БИС:

К1810ВМ86 - однокристальный 16-разрядный МП с быстродействием до 2,5 млн. оп./с, емкостью адресуемой памяти 1 Мбайт и системой команд, совместимой с системой команд КР580ВМ80А на ассемблере;

К1810ВМ87 - однокристальный 16-разрядный сопроцессор арифметики с плавающей точкой;

К1810ВМ88 - однокристальный 8-разрядный МП с быстродействием примерно в 2 раза большим, чем у К1812ВМ85А, и в 5 раз, чем у КР580ВМ80А, емкостью адресуемой памяти 1 Мбайт и системой команд, идентичной системе команд К1810ВМ86;

К1810ВМ89 - однокристальный 16-разрядный сопроцессор ввода/вывода;

К1810ГФ84 - генератор тактовых сигналов;

К1810ВН59А - программируемый контроллер прерываний;

К1810ВГ88 - системный контроллер;

К1810ВБ89 - арбитр шины;

БИС МП комплекта могут использоваться совместно с программируемыми периферийными БИС МП комплекта серии К580.

В составе семейства предусмотрены по два типа универсальных и специализированных однокристальных микропроцессоров. Универсальные микропроцессоры предназначены для построения центральных процессоров, выполняющих функции главного процессора микропроцессорной системы. Оба процессора 16-разрядные, адресуют память объемом 1 Мбайт и адресное пространство внешних устройств объемом 64 Кбайта, имеют совмещенную шину данных/адресов и отличаются разрядностью шины. Микропроцессор К1810ВМ86 имеет 16-разрядную совмещенную шину данных/адресов и отдельную 4-разрядную шину адресов, он предназначен для построения 16-разрядных систем. Микропроцессор К1810ВМ88 имеет 8-разрядную совмещенную шину данных/адресов и отдельную 12-разрядную шину адресов, он предназначен для построения 8-разрядных микропроцессорных систем. Специализированные микропроцессоры ориентированы для расширения функциональных возможностей центральных процессоров. Один из них 8-разрядный арифметический сопроцессор (АСП) К1810ВМ87 расширяет вычислительные возможности центральных процессоров (типы обрабатываемых данных и систему команд). Другой 16-разрядный процессор ввода/вывода (ПВВ) К1810ВМ89 предназначен для построения 8- и 16-разрядных каналов ввода/вывода. Процессор позволяет управлять двумя каналами ПДП.

1.5.2 Микропроцессор К1810ВМ86

К наиболее важным особенностям К1810ВМ86 относятся следующие: развитая регистровая структура, существенно уменьшающая число обращений к памяти; конвейерный принцип выполнения команд с предварительной выборкой, обеспечивающей максимальную пропускную способность системной магистрали; распределенное микропрограммное устройство управления; мультиплексированная шина адреса/данных; многофункциональное использование выводов, позволяющее адаптировать МП к уровню сложности разрабатываемой системы; способность координировать взаимодействие нескольких процессоров, что упрощает построение на его основе мультипроцессорных систем. В последних возможно применение процессоров двух типов: независимых, т.е. выполняющих собственный поток команд (К1810ВМ86), и вспомогательных - сопроцессоров (например, К1810ВМ87, К1810ВМ89). Сопроцессор анализирует команды, выбираемые главным (независимым) процессором, и выполняет те, на которые распространяется его специализация.

МП К1810ВМ86 ориентирован на параллельное выполнение выборки и команд, может быть условно разделен на две части, работающие асинхронно (рисунке 1.15): устройство сопряжения с магистралью (УС) и устройство обработки (УО).

Устройство сопряжения с магистралью обеспечивает формирование 20-разрядного физического адреса памяти, выборку команд и операндов из памяти, организацию очередности команд и запоминание результатов в памяти. В состав УС входит шесть 8-разрядных регистров очереди команд, четыре 16-разрядных сегментных регистра, 16-разрядный регистр адреса команд, 16-разрядный регистр обмена (РО) и 16-разрядный сумматор адреса (СМА), управление шиной (УШ).

Устройство сопряжения готово выполнить цикл выборки слова и памяти всякий раз, когда в очереди освобождаются по меньшей мере два байта, УО извлекает из нее коды команд по мере необходимости. Очередь организована по принципу FIFO (first in - first out) - «первым пришел - первого обслужили», а шесть ее уровней позволяют удовлетворять запросы УО в кодах команд достаточно эффективно, сокращая тем самым до минимума затраты времени МП на ожидание выборки команд из памяти. Выполнение команд происходит в логической последовательности, предписанной программой, поскольку в очереди находятся те команды, которые хранились в ячейках памяти, непосредственно следующих за текущей командой. При передаче управления в другую ячейку памяти ход выполнения программы нарушается. Устройство сопряжения очищает регистры очереди, выбирает команду по адресу перехода, передает ее в УО и начинает новое заполнение этих регистров. При возврате из подпрограммы или из прерывания происходит восстановление очереди команд, адреса которых автоматически вычисляются в СМА. Если МП необходимо выполнить цикл чтения или записи, то выборка команд приостанавливается на время цикла.

Сегментные регистры соответствуют четырем сегментам памяти: данных - DS, стека - SS, кода - CS, и промежуточных данных - ES. В каждом из этих регистров хранятся 16 старших разрядов кода адреса соответствующего сегмента памяти; 20-разрядный физический адрес, позволяющий работать с памятью емкостью до 1 Мбайт, образуется в СМА путем сдвига базового адреса сегмента на четыре разряда влево и сложения его с 16-разрядным адресом смещения. Адрес смещения находится в одном из регистров указателей или индексов УО и позволяет адресовать полученные байты или слова в пределах 64 Кбайт выбранного сегмента. Если полученное в СМА значение превышает значение самого старшего адреса сегмента, то физический адрес вновь отсчитывается от начала сегмента до значения превышения. При вычислении физического адреса операнда в качестве базового адреса используется содержимое регистров сегмента данных и сегмента промежуточных данных, а при вычислении физического адреса команды - содержимое регистра сегмента кода. Регистр адреса команд (указатель команд) IP соответствует счетчику команд микропроцессора К580ВМ80А и указывает следующую команду, которая будет выполняться после текущей команды. Устройство сопряжения записывает в него из УО смещение следующей команды от начала текущего сегмента кода. Если содержимое регистра адреса команд засылается в стек, то происходит автоматическая настройка его на адрес следующей команды.

Устройство обработки предназначено для выполнения операций по обработке данных и состоит из устройства микропрограммного управления (УМУ), 16-разрядного АЛУ, восьми 16-разрядных регистров общего назначения (РОН) и регистра признаков (РП). Команды, выбранные УС из памяти и записанные в регистры очереди команд (РОК), по запросам от УО поступают в УМУ. Это устройство, содержащее память микрокоманд, декодирует команды и вырабатывает последовательность микрокоманд, управляющую процессом обработки. В АЛУ выполняются арифметические и логические операции над 8- и 16-разрядными числами с фиксированной запятой. Для ускорения внутренних пересылок данных все регистры и магистрали данных в УО имеют 16 разрядов, прямой связи УО с внешней системной магистралью нет и оно обменивается данными с УС через регистр обмена (РО).

Программно-доступными функциональными частями МП являются регистры общего назначения (для хранения операндов и результатов выполнения команд), сегментные (для хранения базовых адресов текущих сегментов памяти), адреса команд и признаков. Регистры общего назначения разбиты на две группы по четыре регистра в каждой: данных, индексные и указатели. Старшие и младшие восемь разрядов группы регистров данных могут быть адресованы раздельно. В этом случае они образуют набор из восьми 8-разрядных регистров. Регистры данных можно использовать без ограничения в большинстве арифметических и логических операций. Другая группа регистров, включающая в себя два указателя (базы и стека) и два индексных регистра (источника и приемника), также может участвовать в большинстве арифметических и логических операций. Кроме того, в некоторых командах предполагается неявное использование РОН по следующему назначению: умножение, деление и ввод/вывод слов (АХ); умножение, деление и ввод/вывод байтов (АН); перекодирование (ВХ); операции со строками, циклы (СХ); сдвиги и циклические сдвиги на различное число разрядов (СL); умножение и деление слов, неявный ввод/вывод (DX); операции со стеком (SP); операции со строками (SI, DI).

В регистре признаков используются только девять разрядов. Шесть из них служат для регистрации особенностей результата арифметических и логических операций. Микропроцессор имеет группу команд, которые позволяют изменять порядок выполнения программы в зависимости от состояния этих шести разрядов, т.е. от результата предыдущей операции. Признак вспомогательного переноса AF используется командами десятичной арифметики. При переносе из третьего разряда в четвертый либо займе из четвертого разряда в третий младшего байта 16-разрядного числа признак AF устанавливается в 1. Признак переноса CF используется командами сложения и вычитания многобайтных чисел. При переносе или замене из старшего разряда результата признак CF устанавливается в 1. Команды циклического сдвига могут изолировать сдвигаемый разряд в памяти или регистре путем размещения его в разряде признака переноса.

Команда INTO вырабатывает программное прерывание при наличии признака переполнения OF. Если OF равен 1, значит произошло арифметическое переполнение (т.е. утеряна значащая цифра) и разрядность результата превышает разрядность приемника результата. В МП двоичные отрицательные числа представляются в дополнительном коде. Состояние 0 или 1 признака знака SF говорит о том, что результат соответственно положительный или отрицательный. Признак нечетности PF используется для обнаружения сбоев при передаче данных (1 говорит о четности результата). Если признак нуля ZF равен 1, значит результат операции равен 0.

В регистре признаков имеется еще три разряда, которые можно использовать для управления действиями МП путем записи в них 0 или 1. Запись 1 в разряд признака направления DF вызывает автодекремент при выполнении операций со строками данных. Это означает, что строки обрабатываются от старших адресов к младшим адресам (справа налево). Запись 0 в DF вызывает автоинкремент, т.е. обработку строк слева направо. Если признак разрешения прерывания IF равен 1, то МП реагирует на внешние маскируемые запросы прерывания. Запись 0 в IF запрещает эти прерывания. При этом IF не влияет на внутренние и немаскируемые прерывания. Для перевода МП в пошаговый режим выполнения программы необходимо записать 1 в разряд признака пошагового режима TF. В этом режиме после выполнения каждой команды МП автоматически генерирует прерывание.

Распределение сигналов по выводам приведено на рисунке 1.16.



Рисунок 1.16 Микропроцессор К1810ВМ86

Функциональное назначение выводов микропроцессора К1810ВМ86 приведено в табл. 1.3.

Вывод	Обозначение	Функциональное назначение
1, 20	OV	Общий
16-2, 39	AD0-AD15	Шина адреса/данных
17	NMI	Немаскируемый запрос прерывания
18	INTR	Маскируемый запрос прерывания
19	CLK	Тактовые импульсы
21	CLR	Установка (сброс)
22	RDY	Готовность
23	TEST	Вход, проверяемый по команде
32	RD	Чтение
33		Минимальный/Максимальный режим
34	BHE/S7	Разрешение передачи по старшим разрядам D8-D15 шины данных/состояние
38-35	A16/S3-A19/S6	Старшие разряды адреса/состояние
40	+5V	Напряжение питания
Минимальный режим
24	INTA	Подтверждение прерывания
25	STB	Строб адреса
26	DE	Разрешение обмена данными
27	ID/OD	Ввод данных/Вывод данных
28	M/IO	Память/Внешнее устройство
29	WR	Запись
30	HLDA	Разрешение прямого доступа
31	HOLD	Запрос прямого доступа (захвата шины)
Максимальный режим
25, 24	QS0, QS1	Состояние очереди команд
26-28		Тип цикла обмена
29	LOСK	Сигнал блокировки, индицирующий, что другое устройство не может занять системную магистраль
31, 30	RQ/E0, RQ/E1	Запрос/Разрешение доступа к шине

Табл. 1.3. Функциональное назначение выводов МП К1810ВМ86

Вход служит для выбора режима функционирования, который предлагает пользователю выбор состава выходных сигналов в соответствии со степенью сложности проектируемой МП системы. В минимальном режиме (вывод подсоединен к шине питания), ориентированном на малые вычислительные системы, МП выдает сигналы управления обменом с памятью и внешними устройствами, а также обеспечивает доступ к системной магистрали по запросу прямого доступа к памяти, используя сигналы HOLD и HLDA. Если вывод подключен к шине «Земля» (общий), то МП находится в максимальном режиме и может работать в сложных одно- и многопроцессорных системах. При работе в этом режиме изменяются функции ряда выводов МП. Восемь сигналов состояния, которые выдает МП, могут быть использованы внешними устройствами. Сигналы на выводах определяют тип цикла обмена по шине адреса/данных. Эти сигналы состояния МП декодируются системным контроллером К1810ВГ88, и он выдает расширенный набор сигналов управления обменом. Сигналы на выводах S3, S4 определяют, какой сегментный регистр используется в текущем цикле обмена для вычисления физического адреса ячейки памяти. Сигнал на выводе S5 определяет состояние триггера разрешения прерывания регистра признаков, на выводе S6 всегда находится в состоянии 0, а на выводе S7 является вспомогательным сигналом и его состояние в процессе работы МП не определено. В максимальном режиме МП выдает на выводы QS0 и QS1 сигналы состояния очереди команд, предназначенные для того, чтобы внешние процессоры могли принимать от МП команды и операнды с помощью команды ESC. Сигналы, полученные в текущем такте, описывают состояние очереди в предыдущем такте. Отслеживание состояния очереди команд позволяет обрабатывать расширение системы команд с помощью сопроцессора.

Система команд МП К1810ВМ86 содержит 135 команд, подразделяющихся по функциональному назначению на команды передачи данных, арифметические, поразрядной обработки данных, обработки строк данных, передачи управления, управления процессором.

Команды передачи данных (общего назначения, пересылки адреса и признаков, ввода/вывода и перекодирования) обеспечивают пересылку операнда-источника на место операнда-приемника без содержательного их преобразования. Арифметические команды (сложения, вычитания, умножения, деления и преобразования форматов данных) предназначены для выполнения операций над 8- и 16-разрядными целыми двоичными числами с фиксированной и плавающей точками, упакованными и распакованными двоично-десятичными числами. Команды поразрядной обработки данных выполняют логические операции булевой алгебры, операции линейных и циклических сдвигов вправо и влево. Команды обработки строк данных позволяют не только производить расчеты, но и обрабатывать тексты. Длина обрабатываемых строк может достигать 64 Кбайт. Команды передачи управления позволяют осуществлять безусловные переходы, вызовы и возвраты, условные переходы, управление циклами и обслуживание прерываний. Команды управления процессором обеспечивают управление состоянием определенных разрядов регистра признаков, а также используются для синхронизации работы с внешними событиями и процессорами.

1.5.3 Микропроцессор К1810ВМ88

Архитектура МП ВМ88 тождественна архитектуре ВМ86. Программное обеспечение одного МП может быть использовано другим без изменения. Он имеет архитектуру, практически идентичную структуре МП К1810ВМ86, и отличается уменьшенным до четырех числом регистров очереди команд и 8-разрядной внешней шиной данных (внутренняя структура, как и у К1810ВМ86, 16-разрядная). Для передачи данных используются младший байт шины адреса/данных, а старший байт шины, как и в МП К1821ВМ85А, - для передачи адреса. По системе команд МП абсолютно идентичен К1810ВМ86. Все программные усовершенствования К1810ВМ86 можно переносить на системы, построенные на основе К580ВМ80А и К1821ВМ85А, простой установкой платы нового центрального процессора на основе К1810ВМ88. Необходимо лишь согласовать временные параметры отдельных элементов. Из-за увеличения вдвое времени выборки 16-разрядных слов производительность К1810ВМ88 будет ниже, чем у его 16-разрядного прототипа, но не обязательно в 2 раза. Так, время обработки однобайтовых операндов с помощью К1810ВМ88 только на 5% меньше. Функциональное назначение выводов К1810ВМ88 и К1810ВМ86 практически совпадает.

В процессоре ВМ88 длина очереди уменьшена до 4 байт, тогда как в ВМ86 она составляет 6 байт или 3 слова. Длина очереди была сокращена для уменьшения времени занятия системной магистрали блоком сопряжения, необходимого для заполнения очереди. Вместе с этим был оптимизирован алгоритм предварительной выборки. Так, если в ВМ86 новое слово программного кода считывается из памяти и вводится в буфер всякий раз, когда в очереди освобождается два байта, то в ВМ88 новый байт программного кода пересылается в буфер при наличии в нем хотя бы одного места. Алгоритм такого типа сглаживает возможные колебания длины очереди, обеспечивая практически постоянное ее заполнение.

1.5.4 Генератор тактовых импульсов ГФ84

Микросхема К1810ГФ84 является однокристальным ГТИ, специально спроектированным для МП К1810ВМ86. В состав микросхемы (рисунке 1.17) входит стабилизируемый кварцем генератор, делитель на 3, а также логика синхронизации сигналов готовности и сброса.

Рисунок 1.17 Структурная схема ГТИ ГФ84

Встроенный в БИС генератор рассчитан для работы с внешним кварцевым резонатором, который подключается к входу Х1 и выходу Х2. Частота подключаемого кварцевого резонатора должна быть в 3 раза больше, чем требуемая МП частота CLK. Для достижения наиболее стабильной работы входных цепей генератора рекомендуется точки Х1 и Х2 подключить к общей шине через резисторы сопротивлением 510 Ом. Полезно также последовательно с кварцевым резонатором подключить конденсатор небольшой емкости (около 15 пФ). Выход генератора подключается непосредственно к выводу OSC, так что внешние средства при необходимости могут воспользоваться основной тактовой частотой ГТИ.

Основная системная частота CLK получается путем деления частоты OSC на 3. Длительность импульсов на выходе CLK составляет 1/3 периода, что соответствует требованиям, предъявляемым МП. Еще один выходной синхросигнал PCLK представляет собой меандровую последовательность импульсов с частотой, равной половине частоты CLK. В случае стандартного значения частоты CLK 5 МГц, частота PCLK составляет 2,5 МГц. Этот синхросигнал предназначен для формирования основной тактовой последовательности CCLK для ПУ. Установочный вход CSYNC позволяет синхронизировать CLK и PCLK , например, с другим ГТИ.

Микросхема предусматривает возможность работы от внешнего генератора импульсов OSC, которые подаются на вход EFI. Выбор между внутренним и внешним генератором OSC реализуется с помощью управляющего входа . При выбирается внутренний генератор, в противном случае - внешний.

Логика формирования сигнала сброса RESET включает триггер Шмидта и синхронизирующий D-триггер, срабатывающий по срезу CLK. Применение на входе RES пороговой схемы позволяет формировать сигнал сброса при нажатии клавиши RESET с помощью простой RC-цепочки. Полученный на выходе RESET сигнал сброса соответствует требованиям, накладываемым на него МП К1810ВМ86.

Логика формирования сигнала готовности READY предусматривает синхронизацию входного сигнала готовности RDY1 или RDY2. Выбор входа осуществляется управляющими сигналами и . Симметричность пары RDY, допускает использование в качестве входа готовности инверсную линию , тогда как прямая линия RDY может служить управляющей.

Различают два типа входных сигналов готовности: асинхронный и синхронный, в соответствии с которыми предусматриваются и два типа синхронизации. Выбор типа синхронизации осуществляется по уровню напряжения на линии . При реализуется двухступенчатая логика синхронизации асинхронного сигнала готовности, в противном случае - одноступенчатая логика синхронизации синхронного сигнала готовности.

В случае двухступенчатой синхронизации () переход входного сигнала готовности из 0 в 1 будет синхронизироваться сначала по фронту, а затем по срезу CLK. Переход входного сигнала из 1 в 0 будет синхронизироваться только по срезу CLK. Такая схема синхронизации ориентирована на использование с асинхронными системными каналами с неготовым по умолчанию сигналом ответа .

При одноступенчатой синхронизации () входной сигнал готовности тактируется только срезом CLK. Этот способ применим в системах, которые гарантируют синхронность формирования сигнала подтверждением обмена или готовности.

Вход имеет встроенный резистор, подключенный к шине питания. Поэтому допускается вход оставлять свободным, что соответствует ситуации .

Микросхема К1810ГФ84 упакована в 18-выводный корпус типа 2104.18. Условное обозначение и распределение сигналов по выводам приведено на рисунке 1.18.

Рисунок 1.18 Условное графическое обозначение ГФ84

1.5.5 Параллельный программируемый интерфейс КР580ВВ55А

БИС КР580ВВ55А выполнена по nМОП-технологии, питается от источника +5В и потребляет ток 120 мА. Микросхема представляет собой программируемый параллельный интерфейс на 24 линии ввода/вывода с нагрузочной способностью 2,5 мА. Микросхема содержит два 8-разрядных и два 4-разрядных порта ввода/вывода, объединенных в две группы по 12 разрядов каждая. Интерфейс программируется на 3 режима работы: режим 0 - простой ввод/вывод, режим 1 - стробируемый ввод/вывод, режим 2 - двунаправленный канал ввода/вывода. В режиме 0 каждую группу из 12 линий ввода/вывода можно запрограммировать на нестробируемый ввод или вывод. В режиме 1 каждую группу можно запрограммировать на стробируемые ввод или вывод, при этом 8 выводов используются для передачи данных, а оставшиеся 4 вывода - для управления обменом. В режиме 2 используется только одна группа выводов, которая реализует двунаправленный 8-разрядный канал обмена, управляемый сигналами пяти выводов.