Размещено на http://www.allbest.ru/

ДИПЛОМНАЯ РАБОТА НА ТЕМУ:

Анализ алгоритма работы специализированного вычислителя

ВВЕДЕНИЕ

В настоящее время в развитии микроэлектроники, как в России, так и за рубежом прошел определенный этап, который позволил по иному посмотреть на проектирование современных радиотехнических приборов.

Возросла сложность приборов, но заметно уменьшились их габариты, что отражает общее развитие микроэлектронной элементной базы. Одну из ведущих ролей стали играть процессорные технологии, широко применяется цифровая обработка.

Современная система регистрации данных - это высокопроизводительный вычислитель, имеющий в своей основе процессор либо контроллер, накопитель информации большого объёма и высокоскоростные интерфейсы связи.

При построении системы регистрации необходимо учитывать все современные тенденции развития микроэлектроники. В первую очередь это микросхемы энергонезависимой памяти большого объёма. Прогресс именно в этой области позволяет построить компактную либо встраиваемую систему регистрации. Последние доступные решения в области микроконтроллеров позволяют применять такие интерфейсы как USB. В качестве основного звена, позволяющего совместить различные по интерфейсам узлы, могут применяться программируемые логические матрицы. Одна такая микросхема заменит десятки дискретных элементов, тем самым резко сокращая размеры системы регистрации. При этом потребляемая мощность будет минимальна и появится гибкость при построении аппаратной части.

1. АНАЛИЗ ИСХОДНЫХ ДАННЫХ

1.1 Анализ алгоритма работы специализированного вычислителя

Основным требованием, которое должно соблюдаться при осуществлении сопряжения разрабатываемой системы регистрации входных сигналов и промежуточных результатов обработки сигналов со специализированным вычислителем, является обеспечение штатного функционирования специализированного вычислителя без существенного ухудшения его динамических характеристик (не более 3 %).

В штатной работе специализированный вычислитель проводит измерения высоты и составляющих вектора путевой скорости с частотой 33 Гц. Цикл измерения разбит на два этапа:

- излучение и обработка результатов высотомерного канала;

- излучение и обработка результатов скоростного канала.

На рисунке 1.1 приведена циклограмма функционирования специализированного вычислителя. Из рисунка 1.1 видно, что процесс подготовки пакета скоростного канала, его излучения распределен по трем циклам работы специализированного вычислителя, в то время как выдача массива в разрабатываемую систему осуществляется в каждом цикле. На циклограмме работы показаны моменты времени, в которые вычислитель готов передать блок информации, относящийся к данному измерению. Из этого следует, что цикл работы разрабатываемого блока от приема информации до момента готовности принять очередной блок данных должен быть меньше 30 мс.

Такие исходные данные, как число импульсов в сеансе излучения, длительность излучения, период повторения импульсов, влияют на размер передаваемого блока информации. Передача информации из процессора 1879ВМ1 производится при помощи байтного скоростного интерфейса.

Размещено на http://www.allbest.ru/

Скорость передачи информации составляет до 20 Мб/с. Работа этого интерфейса замедляет процессор на (12,5 - 15) %. Оптимальное время передачи информации составляет не более 5 мс, что приведет к снижению быстродействия системы на 2,5 %.

1.2 Выбор перечня и объема регистрируемой информации

Процессор ячейки АЦП-079-03, входящей в состав специализированного вычислителя, оперирует 32-х разрядными словами. Поэтому, данные, предназначенные для передачи от ячейки АЦП-079-03 к разрабатываемой системе регистрации данных, будут иметь минимальный размер, равный одному слову микропроцессора (32 бита).

Пакет данных для записи передается в систему регистрации данных на каждом цикле работы специализированного вычислителя. Для реализации последующей обработки информации, полученной в ходе испытаний, необходимо разделить пакеты между собой. Для этого каждый пакет начинается с определенного кода, являющегося признаком начала пакета и номера пакета. Также имеет смысл записывать внутреннее системное время специализированного вычислителя. Таким образом, для однозначной идентификации записанного пакета данных необходимы три следующих параметра:

- признак начала пакета данных. Для исключения случайного совпадения кода начала пакета с данными, признак начала пакета должен иметь размер равный двум словам микропроцессора (8байт);

- номер пакета. Исходя из условий технического задания, система регистрации данных должна обеспечивать время записи до 1 часа. При частоте прихода пакетов 1/33мс максимальное количество принимаемых пакетов будет порядка 11000 что меньше максимального числа, которое можно задать при помощи 32-х разрядного двоичного кода. Следовательно, для номера пакета можно использовать 1 слово микропроцессора (4 байта);

- системное время. Для передачи системного времени достаточно 1 слова микропроцессора (4 байта).

Для полного анализа работы высотомера наряду с результатами обработки полученных данных необходимо также иметь априорные данные.

Априорные данные вертикального канала приведены в таблице 1.1.

Таблица 1.1 - Априорные данные вертикального канала.

Длина, байт	Переменная	Назначение
4	Regim	Режим работы изделия
4	Regim_RV	Разновидность режима работы
4	CodFwrk	Код частоты
4	Diapazon	Номер диапазона вертикального канала
4	CodLongAM	Длительность зондирующих импульсов
4	Blank	Признак «бланкирования» прямого сигнала
4	CodNonius	Код нониуса
4	Hmin	Начало интервала слежения (поиска)
4	Hmax	Конец интервала слежения (поиска)
4	KolDirok	Количество шумовых стробов в «свертке» сигнала
4	L0	Смещение начала «свертки» в пакете
4	Lsm	Ширина интервала построения «свертки»
4	CodARU	Код АРУ
4	Cod_AR	Код АР (подавления мощности излучения)
4	Cod_IZ	Код ИЗ (подавления мощности излучения)

Переменные, хранящие результаты обработки вертикального канала, приведены в таблице 1.2.

Таблица 1.2 - Переменные, хранящие результаты обработки вертикального канала.

Длина, байт	Переменная	Назначение
4	SysRg	Регистр управления
4	Matr	Матрица состояния изделия
4	Prizn	Регистр признаков
4	Hi	Усредненная оценка высоты
4	Hirv	Мгновенная оценка высоты
4	Num_Swr	Количество отсчетов в «свертке» сигнала
4	Num_K	Количество обрабатываемых точек для доплеровского фильтра
4	FlagACP	Признак перегрузки АЦП
4	Max_Swr	Положение максимума «свертки»
4	Over_Min	Количество переполнения АЦП снизу
4	Over_Max	Количество переполнения АЦП сверху
4	Nap	Количество точек аппроксимации фронта
4	Im	Номер отсчета 1-го превышения порога
4	Nap_F	Признак аппроксимации фронта
4	Zahvat	Признак захвата сигнала вертикального канала
4	LngZhv	Признак исправности вертикального канала
4	CntZhv	Количество захватов сигнала вертикального канала
4	Num_Usr	Максимальное количество усреднений оценок высоты
4	P_Beg	Указатель начала магазина оценок высоты
4	P_End	Указатель конца магазина оценок высоты
4	Tek_Usr	Количество усреднений оценок высоты
4	Tek_K0	Коэффициент для прогнозирующего фильтра оценок высоты
4	Tek_K1	Коэффициент для прогнозирующего фильтра оценок высоты
4	Hv	Высота волны
Длина, байт	Переменная	Назначение
4	STimer	Период записи оценок высоты
4	ATimer	Период записи оценок высоты (грубо)
4	CntRez	Счетчик количества измерений Hволны
4	FlagSM	Признак «суша/море»
4	Nak_ARU	Максимальное значение «свертки» для регулировки АРУ
4	Max_ARU	Порог для изменения шага регулировки АРУ
4	Min_ARU	Порог для изменения шага регулировки АРУ
1024	Swertka	«Свертка» сигнала вертикального канала

Переменные, хранящие априорные данные скоростного канала, приведены в таблице 1.3.

Таблица 1.3 - Переменные, хранящие априорные данные скоростного канал.

Длина, байт	Переменная	Назначение
4	Regim_SS	Признак измерения скорости
4	ModeAK	Режим измерения скорости (обычный или в неоднозначности)
4	DeltaAK	Программный нониус
4	Lsm_signal	Сигнальный строб скоростного канала
4	Lsm_noise	Шумовой строб скоростного канала
4	Nsm_SS	Программный нониус
4	Nu_Vob_I	Код вобуляции в пакете
4	Nu_Vob_F	Усредненный код вобуляции
4	Ntau0_SS	Среднее значение транспортных задержек
4	Flag_Sdv_BKF	Признак необходимости пересчета ВКФ

Переменные, хранящие результаты обработки принятых данных по скоростному каналу, приведены в таблице 1.4.

Таблица 1.4 - Переменные, хранящие результаты обработки принятых данных.

Длина, байт	Переменная	Назначение
4	MiddleVobI	Средний период повторения импульсов в пакете
4	MiddleVobF	Средний период повторения импульсов после межпакетного усреднения
4	SpecRegim	Признак спецрежима для скоростного канала
4	OverDataBKF	Счетчик переполнения АЦП в скоростном канале
4	Dsp1	Дисперсия сигнала, принятого 1-й антенной
4	Dsp2	Дисперсия сигнала, принятого 2-й антенной
4	Dsp3	Дисперсия сигнала, принятого 3-й антенной
4	Li	Признак отбраковки ВКФ по дисперсии
4	L_Signal	Общий признак отбраковки ВКФ по дисперсии
4	P_BKF_Beg	Указатель начала магазина ВКФ
4	P_BKF_End	Указатель конца магазина ВКФ
4	Tek_BKF_Usr	Количество усреднений ВКФ
4	Step_BKF_Usr	Изменение количества усреднений ВКФ
4	Zero_F_BKF_SS	Зарезервировано
4	N_zhv_SS	Количество захватов в скоростном канале
4	Zahvat_SS	Признак захвата сигнала в скоростном канале
4	LngZhv_SS	Признак исправности скоростного канала
4	Cnt_Zahvat_SS	Счетчик захватов в скоростном канале
4	F_Max_SS12	Максимум 1-й ВКФ
4	F_Max_SS23	Максимум 2-й ВКФ
4	N_Max_SS12	Положение максимума 1-й ВКФ
4	N_Max_SS23	Положение максимума 2-й ВКФ
4	M_Wide_SS12	Положение левой границы 1-й ВКФ по уровню 0,5 от максимума
4	P_Wide_SS12	Положение правой границы 2-й ВКФ по уровню 0,5 от максимума
4	M_Wide_SS23	Положение левой границы 1-й ВКФ по уровню 0,5 от максимума
4	P_Wide_SS23	Положение правой границы 2-й ВКФ по уровню 0,5 от максимума
4	No_Koso_12	Признак запрета анализа искажения 1-й ВКФ
4	No_Koso_23	Признак запрета анализа искажения 2-й ВКФ
4	Wide1_SS	Ширина 1-й ВКФ
4	Wide2_SS	Ширина 2-й ВКФ
4	Ntau1_SSF	Транспортная задержка для 1-й ВКФ
4	Ntau2_SSF	Транспортная задержка для 2-й ВКФ
4	Ntau1_SS	Транспортная задержка для 1-й ВКФ с учетом ограничений
4	Ntau1_SS	Транспортная задержка для 2-й ВКФ с учетом ограничений
4	NtauF_1	Усредненная транспортная задержка для 1-й ВКФ
4	NtauF_2	Усредненная транспортная задержка для 2-й ВКФ
4	DelatNtau	Поправка для суммы транспортных задержек
4	SpeedVx	Продольная скорость
4	SpeedVy	Вертикальная скорость
4	SpeedVz	Поперечная скорость
4	Bsn	Угол сноса
4	SpeedVxi	Мгновенное значение продольной скорости
4	SpeedVzi	Мгновенное значение поперечной скорости
4	Bsni	Мгновенное значение угла сноса
4	SpeedVzF	Усредненная продольная скорость
4	BsnF	Усредненный угол сноса
4	P_Beg_SS	Указатель начала магазина оценок продольной скорости
4	P_End_SS	Указатель конца магазина оценок продольной скорости
4	Tek_Usr_SS	Количество усреднений в продольном канале
4	Step_Usr_SS	Изменение количества усреднений в продольном канале
4	Tek_K0_SS	Коэффициент для прогнозирующего фильтра оценок продольной скорости
4	Tek_K1_SS	Коэффициент для прогнозирующего фильтра оценок продольной скорости
64	F_BKF12_SS	1-я ВКФ
64	F_BKF23_SS	2-я ВКФ
2048	-	Сигнал скоростного канала (1-й срез)
2048	-	Сигнал скоростного канала (2-й срез)
2048	-	Сигнал скоростного канала (3-й срез)
2048	-	Сигнал скоростного канала (4-й срез)
2048	-	Сигнал скоростного канала (5-й срез)
2048	-	Сигнал скоростного канала (6-й срез)
2048	-	Сигнал скоростного канала (7-й срез)

В итоге суммарный объем одного пакета информации получается равным 16 кбайт. В систему регистрации информации пакеты приходят с частотой 33 Гц, следовательно, за 1 час работы системы в нее придет 110 тыс. пакетов информации. Исходя из общего времени записи информации получается необходимый объем накопителя

V_нак= 16 кбайт · 110 тыс. пакетов 2Гб.

Для повышения надежности хранения информации, применим запись информации с двойным резервированием, следовательно, необходимый объем накопителя увеличится в два раза и составит 4 Гб.

1.3 Анализ конструкции

Разрабатываемая конструкция предназначена для сохранения в процессе натурных испытаний специализированного вычислителя информации. Блок должен быть совместим как механически, так и электрически с ячейкой специализированного вычислителя АЦП-079-03 и встраиваться в уже готовое изделие А-079, либо А-079-01. На рисунке 1.2 представлен эскиз ячейки специализированного вычислителя АЦП-079-03.

Рисунок 1.2 - Эскиз ячейки специализированного вычислителя АЦП-079-03

Ячейка АЦП-079-03 состоит из многослойной печатной платы размером 18090 мм, шести фиксированных точек, через которые при помощи винтов осуществляется крепление ячейки, и двух сигнальных разъемов Х1 и Х2 - типа ESQT-130-02-G-Q-368 с направляющими ATS-30-Q.

В таблицах 1.5 и 1.6 представлены контакты разъемов Х1, Х2 и соответствующие им сигналы.

Таблица 1.5 - Разъем Х1

Контакт	Цепь	Контакт	Цепь	Контакт	Цепь
1	Корпус	9	ГД12	17	ТМ НРВ
2	Корпус	10	ГД1	18	УПР АРУ
3	Корпус	11	ГД2	19	УПР АР
4	Корпус	12	-	20	ТМ АР
5	ГД13	13	Корпус	21	ТМ АРУ
6	ГД0	14	Корпус	22	-
7	-	15	Корпус	23	-
8	-	16	Корпус	24	-
25	Корпус	51	Корпус	77	Корпус
26	Корпус	52	Корпус	78	Корпус
27	Корпус	53	ТМ Видео 2	79	Корпус
28	Корпус	54	INITM5	80	Корпус
29	ГД15	55	INITM4	81	Импульс мод. 1
30	ГД3	56	ТМ Видео 1	22	Импульс мод. 2
31	ГД4	57	INITM2	23	ВИ1
32	ГД11	58	INITM3	84	ВИ2
33	ГД7	59	INITM1	85	Корпус
34	ГД14	60	INITM0	86	Корпус
35	ГД5	61	Корпус	87	Корпус
36	ГД10	62	Корпус	88	Корпус
37	Корпус	63	Корпус	89	ГД8
38	Корпус	64	Корпус	80	ГД6
39	Корпус	65	Сброс КО	91	ГД9
40	Корпус	66	Запись	92	-
41	ТМХ1	67	-	93	Корпус
42	ТМХ2	68	-	94	Корпус
43	ТМХ3	69	А3	95	Корпус
44	ТМХ4	70	10МНZ	96	Корпус
45	Моделиро-вание	71	-	97	ИЗ2
46	-	72	-	38	КАПРМ
47	ТМХ5	73	А1	99	Мод. АМ
48	ТМХ0	74	А2	100	Резерв
49	Корпус	75	Выход КО	101	ФМ2
50	Корпус	76	Чтение	102	ФМ1
103	КАПП	109	ИЗ1	115	КЧ2
104	ВСК	110	КАПРМ1	116	КЧ1
105	Корпус	111	КАПРМ2	117	Корпус
106	Корпус	112	АМ	118	Корпус
107	Корпус	113	КЧ4	119	Корпус
108	Корпус	114	КЧ3	120	Корпус

Таблица 1.6 - Разъем Х2

Контакт	Цепь	Контакт	Цепь	Контакт	Цепь
1	Корпус	19	Корпус	37	D7
2	Корпус	20	Корпус	38	K D2
3	Корпус	21	D1	39	AS
4	Корпус	22	Корпус	40	DS
5	WAIT	23	+5BI	41	K AS
6	Корпус	24	+5BI	42	K D1
7	+15В	25	WRITE	43	K D7
8	+15В	26	Корпус	44	D6
9	-	27	Корпус	45	J2_TMS
10	Корпус	28	Корпус	46	J2_TCK
11	-15В	29	J1_TCK_KO	47	J2_TD0
12	-15В	30	J1_TDO_KO	48	J2_TDI
13	D5	31	J1_TDI_KO	49	+5B
14	Корпус	32	J1_TMS_KO	50	+5B
15	-5BI	33	D4	51	+5B
16	-5BI	34	D3	52	+5B
17	CPU_INIT	35	D0	53	Корпус
18	Корпус	36	D2	54	Корпус
55	Корпус	78	LN6	100	REZ_RAZ2
56	Корпус	79	K D3	101	Корпус
58	J1_TD0	80	K D0	102	Корпус
59	J1_TDI	81	LN7	103	Корпус
60	J1_TMS	82	LN1	104	Корпус
61	LN12	83	-	105	+3.3B
62	-	84	ТД2	106	+3.3B
63	K D5	85	LN5	107	+3.3B
64	K DS	86	LN4	108	+3.3B
65	LN8	87	RY/BY KO	109	+3.3B
66	LN11	88	-	110	+3.3B
67	-	89	K WAIT	111	+3.3B
68	+5.5 B II	90	-	112	+3.3B
69	LN0	91	K D6	113	Корпус
70	LN9	92	ТД3	114	Корпус
71	-	93	K WRITE	115	Корпус
72	5.5 B общ.	94	-	116	Корпус
73	LN10	95	-	117	-
74	LN2	96	-	118	ТД
75	-	97	K D4	119	ТД
76	-5.5 B II	98	ТД4	120	Корпус
77	LN3	99	REZ_RAZ1

Электрическое соединение разрабатываемой системы с платой АЦП-079-03 будет осуществляться при помощи этих разъемов (Х1, Х2).

Входными сигналами системы регистрации данных являются:

- шины питания (может использоваться вся номенклатура питающих напряжений);

- последовательный байтный порт микропроцессора LINK (LN0 - LN12).

Исходя из анализа цепей в соединителях Х1 и Х2 получаем, что все требуемые сигналы находятся на разъеме Х2, следовательно разъем Х1 будет использоваться только для дублирования цепей корпуса и в качестве механического соединителя. В таблице 1.6 приведены контакты разъема Х2 разрабатываемой ячейки и сигналы соответствующие им, которые предполагается использовать для связи с ячейкой АЦП-079-03.

Так как разрабатываемая ячейка будет использоваться в составе специализированного вычислителя необходимо обеспечить дополнительное механическое крепление. Следовательно нужно обеспечить совместимость системы регистрации данных и ячейки АЦП-079-03 по местам механического крепления. Для осуществления механического крепления ячеек в составе изделия необходимо использовать крепеж (болты, домкраты) большей длинны.

2. РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ СХЕМЫ И ВЫБОР ЭЛЕМЕНТНОЙ БАЗЫ

2.1 Описание функциональной схемы системы

Для того чтобы выполнить данную задачу нам необходимо иметь следующие узлы:

- узел приема информации из коммуникационного порта ввода/вывода микропроцессора 1879ВМ1;

- блок обмена с последовательным портом;

- блок обмена с буферной памятью;

- скоростная буферная память;

- блок согласования с микроконтроллером;

- блок обмена с часами реального времени;

- блок обмена с основным накопителем;

- микроконтроллер;

- накопитель.

2.1.1 Узел приема информации из коммуникационного порта ввода/вывода микропроцессора 1879ВМ1

Информация поступает с темпом 20 Мбайт/сек, т.е. период обновления информации 50 нс. В дальнейшем эту информацию необходимо сохранять в накопителе. Для обеспечения необходимого объема регистрируемой информации (8 Гб) в приемлемых геометрических размерах целесообразно применять твердотельные накопители на базе микросхем Flash или малогабаритные жесткие диски. Так как разрабатываемый блок будет использоваться в жестких климатических и механических условиях, в которых не могут работать жесткие диски, то будет использоваться твердотельный накопитель. Современные накопители большого объема на базе микросхем Flash памяти не способны обеспечить высокий темп записи, следовательно, нам необходима промежуточная скоростная память. Объем данной промежуточной памяти должен быть выше, чем единичный пакет информации, передаваемой за один обмен. Принятый пакет данных, сохраненный в промежуточной буферной памяти, необходимо переписать в основной накопитель до прихода следующей пачки информации (33 мс).

Исходя из условий технического задания для управления нашей системой и обеспечения связи с ПК нам необходим микроконтроллер со встроенным USB-интерфейсом. Но микроконтроллер не сможет обеспечить достаточного быстродействия. Поэтому для перезаписи данных из промежуточной буферной памяти в основной накопитель необходимо использовать аппаратный автомат перезаписи данных, которым будет управлять микроконтроллер.

Для синхронизации информации с разрабатываемого блока с другими приборами регистрации, а так же для привязки информации нам необходимы часы реального времени, они позволят регистрировать время прихода нового пакета информации от специализированного вычислителя. Тем самым мы показали необходимость пяти блоков: микроконтроллера, промежуточной буферной памяти, основного накопителя большого объема, автомата перезаписи данных из промежуточной буферной памяти в основной накопитель и часов реального времени. Для того, чтобы связать все узлы между собой необходимо согласовать интерфейсы. Для функции согласования нам необходимы узлы которые за это отвечают.

На основе данных рассуждений мы получаем функциональную схему, приведенную на рисунке 2.1.

Рисунок 2.1 - Функциональная схема разрабатываемой системы

2.1.2 Блок обмена с последовательным портом

Блок обмена с последовательным портом принимает информацию от специализированного вычислителя по коммуникационному порту ввода/вывода микропроцессора 1879ВМ1 и передает ее в блок обмена с промежуточной буферной памятью. Данный блок содержит следующие входные сигналы:

- восьмиразрядную шину данных;

- один сигнал - строб готовности данных;

- один сигнал приема данных.

Выходные сигналы блока:

- шина адреса;

- шина данных;

- сигнал записи данных;

- сигнал ответа для коммуникационного порта.

Данный блок выполняет следующие функции:

- принимает информацию ;

- синхронизирует принятую информацию с тактовым генератором;

- формирует сигнал ответа для коммуникационного порта ввода/ вывода микропроцессора 1879ВМ1 о том, что данные приняты, который необходим для функционирования интерфейса LINK;

- ведет подсчет принятых байт информации для формирования сигнала окончания сеанса обмена со специализированным вычислителем;

- формирует шину данных, шину адреса, сигнал записи для работы с промежуточной буферной памятью;

- формирует сигнал окончания сеанса обмена.

2.1.3 Блок обмена с буферной памятью

Данный блок служит для преобразования интерфейса скоростной буферной памяти и обеспечивает три следующих режима работы памяти:

- запись принятой информации, поступающей от блока обмена с последовательным портом в скоростную буферную память;

- предоставление доступа микроконтроллеру к скоростной буферной памяти;

- предоставление автомату перезаписи доступа к скоростной буферной памяти для считывания полученных данных.

В блок поступают сигналы:

- от блока обмена по последовательному интерфейсу:

1) шина адреса;

2) шина данных;

3) сигнал записи;

- от блока обмена микроконтроллера:

1) входная шина данных;

2) шина адреса;

3) сигналы чтения;

4) сигнал записи;

5) сигналы управления режимом работы блока;

- от автомата перезаписи информации из буферной памяти в накопитель:

1) шина адреса;

2) сигнал чтения;

- из блока выходят сигналы:

1) шина данных для автомата перезаписи и микроконтроллера;

2) шина адреса для буферной памяти;

3) двунаправленная шина данных для буферной памяти;

4) сигналы управления буферной памятью.

2.1.4 Скоростная буферная память

Это обычная статическая память объёмом до 0,5 М со временем выборки до 25 нс и быстрее. Данный блок напрямую работает только с блоком обмена с буферной памятью (блок преобразования интерфейса).

У неё имеется стандартный интерфейс:

- шина адреса;

- двунаправленная шина данных,

и сигналы управления:

- чтение(OE);

- запись(WE);

- выбор кристалла (CS).

2.1.5 Блок согласования с микроконтроллером

Блок согласования с микроконтроллером необходим для согласования интерфейса микроконтроллера со всеми остальными функциональными узлами. Из управляющих сигналов микроконтроллера будут формироваться сигналы чтения и записи всех основных узлов. Так же данный блок осуществляет деление адресного пространства микроконтроллера.

Логические функции возложенные на блок:

- привязка сигналов интерфейса микроконтроллера к общей тактовой частоте;

- формирование логики работы двунаправленной шины данных микроконтроллера;

- согласование приема и передачи информации от микроконтроллера к внешним устройствам и обратно;

- формирование непрерывного адресного пространства, в котором будут находится все функциональные узлы.

Входные сигналы блока:

- шина адреса от микроконтроллера;

- двунаправленная шина данных от микроконтроллера;

- сигнал чтения от микроконтроллера;

- сигнал записи от микроконтроллера;

- шина данных от блока обмена с промежуточной буферной памятью;

- шина данных от блока обмена с основным накопителем;

- шина данных от блока обмена с часами реального времени.

Выходные сигналы блока:

- сигналы управления режимом работы блока обмена с промежуточной буферной памятью;

- сигналы управления режимом работы блока обмена с накопителем;

- сигналы управления автоматом перезаписи;

- шина адреса микроконтроллера;

- шина данных микроконтроллера;

- сигнал чтения от микроконтроллера;

- сигнал записи от микроконтроллера.

Последние четыре сигнала (шина адреса, шина данных, сигнал чтения и сигнал записи) являются глобальными сигналами системы и соединяются со всеми внешними устройствами (промежуточная буферная память, основной накопитель, часы реального времени) через блоки преобразования интерфейса.

2.1.6 Блок обмена с часами реального времени

Данных блок согласует внутренний интерфейс передачи и приема информации от микроконтроллера с последовательным интерфейсом часов реального времени.

Входные сигналы блока:

- шина данных от блока обмена с микроконтроллером;

- шина адреса от блока обмена с микроконтроллером;

- сигнал записи от блока обмена с микроконтроллером;

- сигнал чтения от блока обмена с микроконтроллером;

- входные сигналы от часов реального времени.

Выходные сигналы блока:

- шины данных (времени) для блока обмена с микроконтроллером;

- выходные сигналы от часов реального времени.

2.1.7 Блок обмена с основным накопителем

Блок обмена с основным накопителем согласует интерфейсы накопителя и внутреннего интерфейса передачи информации. Блок формирует работу накопителя в специализированных режимах работы:

- передача информации из скоростной буферной памяти в накопитель без участия микроконтроллера;

- предоставление микроконтроллеру доступа к ячейкам накопителя.

Входные сигналы блока:

- шины адреса от блока обмена с микроконтроллером и автомата перезаписи данных;

- шина данных от блока обмена с микроконтроллером и автомата перезаписи данных;

- сигналы управления режимом работы от блока обмена с микроконтроллером;

- сигнал чтения от блока обмена с микроконтроллером;

- сигналы записи от блока обмена с микроконтроллером и автомата перезаписи данных;

- входные сигналы от микросхем накопителя большого объема.

Выходные сигналы блока обмена:

- выходная шина данных для блока обмена с микроконтроллером;

- выходные сигналы для микросхем накопителя.

2.1.8 Микроконтроллер

Микроконтроллер является основным управляющим узлом данной системы. Он осуществляет общее управление работой разрабатываемого блока и обеспечивает связь с ПК по средствам USB интерфейса. В данной системе микроконтроллер напрямую взаимодействует только с блоком обмена с микроконтроллером.

Входные сигналы блока:

- двунаправленная шина данных;

- USB.

Выходные сигналы блока:

- шина адреса;

- сигнал чтения;

- сигнал записи;

- двунаправленная шина данных;

- USB.

2.1.9 Накопитель

Накопитель представляет собой набор микросхем Flash памяти большого объема. Данный блок напрямую взаимодействует только с блоком обмена с накопителем.

Входные сигналы блока:

- сигнал выборки;

- сигнал записи;

- сигнал чтения;

- шина адреса;

- двунаправленная шина данных.

Выходные сигналы блока:

- сигнал «Свободен/Занят»;

- двунаправленная шина данных.

Дальнейшая проработка функциональных узлов блока возможна при выбранной элементной базе, которая позволит более детально определить режимы работы всей системы.

2.2 Выбор элементной базы

Для реализации функциональной схемы проведем выбор элементной базы. На выбор элементов влияет множество факторов вот некоторые из них:

- доступность технической информации о элементах;

- доступность самих элементов в продаже в России;

- возможность применения элемента при заданных внешних условиях;

- масса - габаритные характеристики элементов;

- электрические параметры и характеристики.

Сложность узлов, описанных в функциональной схеме, заставляет переходить на элементы высокой степени интеграции, применять импортную элементную базу. Ниже представлены элементы и их характеристики, на которых остановился наш предварительный выбор.

Основным вычислителем и управляющим звеном блока является микроконтроллер. Так же необходимо чтобы он совмещал в себе функции контроллера USB интерфейса, необходимый для взаимодействия с персональным компьютером. На сегодняшний день существует целый ряд микроконтроллеров разных фирм производителей, которые удовлетворяют этим условиям. Один из наиболее известных производителей микроконтроллеров - ATMEL и микроконтроллеры серии АТ89. Это недорогие микроконтроллеры с известным ядром 8051. Реализация схемы требует минимум дополнительной привязки. Немаловажно и наличие бесплатного ассемблера, компилятора языка С, программатора и драйверов для Windows/Linux. Удобная возможность программирования процессора не по SPI, а «напрямую» по USB каналу. В данной серии есть несколько микроконтроллеров с интерфейсом USB, остановимся на АТ89С5131. В состав данного микроконтроллера входят:

- 32 Кбайт встроенной флэш-памяти с внутрисхемным программированием через USB или UART интерфейсы;

- 4 Кбайт EEPROM для загрузочного сектора (3 Кбайт) и данных (1 Кбайт);

- 1 Кбайт встроенного расширенного ОЗУ;

- USB 1.1 и USB 2.0 FS модуль с прерыванием на завершение передачи.

Микроконтроллер AT89C5131 содержит специальный аппаратный модуль, который позволяет ему обеспечить обмен данными по USB интерфейсу. Структурная схема USB модуля микроконтроллера АТ89С5131 приведена на рисунке 2.2. Для работы данного модуля необходимы опорные синхроимпульсы с частотой 48 МГц, которые вырабатываются контроллером синхронизации. Эти синхроимпульсы используются для формирования 12 МГц тактовых импульсов из принятого дифференциального потока данных на высокой скорости, соответствующей требованиям к USB устройствам.

Рисунок 2.2 - Структурная схема USB модуля микроконтроллера АТ89С5131

Микросхема RTC4543 является микросхемой часов реального времени. Данная микросхема имеет способность сохранять данные в очень широком диапазоне напряжений, кроме того, в неактивном режиме имеет крайне малое энергопотребление, что позволяет применять для поддержания их работоспособности батареи малых габаритов. Микросхема часов обладает следующими характеристиками:

- точность работы часов (макс.) - 1 мин/мес. при температуре 25 °С;

- температурный рабочий диапазон - от минус 40 до +85 °С;

- время доступа к данным памяти - от 70 нс;

- напряжение питания - от 2,5 до 5,5 В;

- коррекция хода календаря на 100 лет;

- автоматическая коррекция високосного года.

В качестве скоростной буферной памяти будет использована микросхема IDT71V424S15YI, которая представляет собой высокоскоростное статическое ОЗУ организованное 512 к Ч 8 бит. Она произведена по фирменной высокопроизводительной и очень надежной технологии фирмы Integrated Device Technology (IDT). В неактивном режиме имеет низкое энергопотребление. Основные характеристики микросхемы:

- минимальная длительность сигнала записи - 15 нс;

- время выборки адреса - не более 12 нс;

- напряжение питания 3,3 В;

- время перехода в активный/неактивный режим - 6 нс;

- температурный диапазон хранения данных - от минус 55 до +125 °С.

Цифровая часть системы выполнена на базе ПЛИС. Это удобная в освоении и применении элементная база, альтернативы которой в данном случае не существует. Последние годы характеризуются резким ростом плотности упаковки элементов на кристалле и резким падением цен на ПЛИС, что позволило широко применять ПЛИС в системах обработки сигналов. Высокое быстродействие и упаковка на кристалле достаточного объёма памяти однозначно определили выбор ПЛИС.

В разработанной системе применена микросхема ПЛИС EPF10K30AQI240-3 фирмы Altera Corporation семейства FLEX 10KA. Такой выбор обусловлен тем, что семейство FLEX10KA является наиболее доступным. Только это семейство имеет градацию скорости 3, которая удовлетворяет необходимым требованиям. Выбранная ПЛИС имеет 6 встроенных блоков памяти емкостью 2048 бит, корпус TQFP-240 коммерческого исполнения. Напряжение питания микросхемы EPF10K30AQI240-3 составляет +3,3 В. Данная микросхема обеспечивает достаточное быстродействие и обладают необходимым для системы регистрации данных объемом встроенных блоков памяти ЕАВ. Микросхемы EPF10K30AQI240-3 поддерживает программирование и реконфигурирование в системе, это означает, что программирование проходит в составе системы без использования программатора на смонтированной плате, причем программирование ПЛИС или конфигурационного ПЗУ может производиться многократно. Программирование производится по стандартному JTAG интерфейсу (используется стандарт IEEE Std. 1149.1-1990). Для программирования и загрузки конфигурации ПЛИС используется кабель ByteBlasterMV.

Так как выбранная микросхема ПЛИС выполнена по технологии SRAM, требующей загрузки конфигурации при включении питания, в системе необходимо использовать конфигурационное ПЗУ. В качестве конфигурационного ПЗУ была выбрана микросхема EPC2TI32, которая, так же как и ПЛИС, поддерживает программирование в системе по стандарту JTAG.

Основной накопитель выполнен на базе микросхемы ФЛЭШ K9K49G08U0M емкостью 4 Гбит с резервом емкостью 128 Мбит организованы как 512 М Ч 8 бит. Технология И-НЕ обеспечивает наилучшее соотношение «цена-качество» на рынке полупроводниковых запоминающих устройств. Операция записи страницы объемом 2112 байт может быть выполнена за 200 мкс. Операция стирания блока объемом 128 Кбайт может быть выполнена за 2 мс. Данные со страницы данных могут быть прочитаны циклами по 30 нс на байт. Выводы I/O служат как двунаправленный порт для ввода команд, адреса и ввода/вывода данных. Внутренний контроллер записи автоматизирует все функции записи и стирания, включая частоту повторения импульсов там, где это необходимо, а также внутреннюю верификацию и ограничение данных. Даже интенсивно записывающие системы могут воспользоваться преимуществами расширенной достоверности 100 Kциклов записи/стирания K9K4G08U0M, обеспечивая ЕСС (код исправления ошибок) по алгоритму отображения в реальном времени. Микросхемы K9K4G08U0M являются оптимальным решением для применения в разрабатываемой системе регистрации данных в качестве твердотельного накопителя большого объема памяти.

Микросхема K9K4G08U0M - это память объемом 4224 Мбит, организованная как 262144 строки (страницы) по 2112Ч8 столбцов. Запасные 64 столбца находятся по адресам начатая с 2048 по 2111. 2112-ти байтовый регистр данных и 2112-ти байтовый кэш-регистр последовательно соединен с остальными. Эти последовательно соединенные регистры соединены с массивом ячеек памяти, для согласования передачи данных между I/O буферами и ячейками памяти при операции чтения или записи страницы. Массив памяти складывается из 32-х ячеек, последовательно соединенных для формирования И-НЕ структуры. Каждая из 32 ячеек находятся на различных страницах. Блок состоит из 2 строк с И-НЕ структурой. И-НЕ структура состоит из 32 ячеек. Всего в блоке 1081344 И-НЕ ячеек. Операции чтения и записи выполняются постранично, тогда, как операция стирания выполняется поблочно. Массив памяти состоит из 4096 отдельно стираемых блоков объемом 128 Кбайт.

Адрес K9K4G08U0M мультиплексирован на 8 выводов (таблица 2.1). Такая схема существенно уменьшает число выводов и допускает дальнейшее повышение плотности с сохранением согласованности на системной плате. Команды, адрес и данные записываются через входы/выходы переводом WE в низкий уровень при низком уровне на входе СЕ. Данные сохраняются по фронту сигнала WE. Сигналы разрешение записи команды (CLE) и разрешение записи команды адреса (ALE) используются для мультиплексирования команд и адреса соответственно из приходящих на входы/выходы данных. Некоторые команды требуют одного шинного цикла, например, команда сброса, команда чтения состояния и т.д. Для других команд, таких как чтение страницы, стирание блока и запись страницы, необходимо 2 цикла: один на установку и другой - на исполнение команды. 512 Мбайт физического объема требуют 30-разрядного адреса, таким образом, необходимо 5 циклов записи адреса: 2 цикла для адресации по столбцам (Column) и 3 цикла для адресации по строкам (Row).

Таблица 2.1 - Адресация микросхемы K9K4G08U0M

Для операции чтения и записи страницы так же необходимы 5 циклов записи адреса, следующие за нужной командой. Однако для операции стирания блока требуется всего 3 цикла записи адреса (адрес страницы). Операции с устройством выбираются записью специальных команд в командный регистр (таблица 2.2).

Таблица 2.2 - Список команд микросхемы K9K4G08U0M

Функция	1 цикл	2 цикл	Внеочередная команда
Чтение	00h	30h
Чтение для перезаписи	00h	35h
Чтение сигнатуры	90h	-
Сброс	FFh	-	V
Запись на страницу	80h	10h
Запись в кэш	80h	15h
Перезапись	85h	10h
Стирание блока	60h	D0h
Произвольный ввод данных*	85h	-
Произвольный вывод данных*	05h	E0h
Чтение статуса	70h	-	V

* Произвольный ввод/вывод данных возможен в пределах 1 страницы.

Ускорить запись данных можно при помощи кэш-регистра объемом 2112 байт. Запись в кэш-регистр может быть произведена во время перезаписи данных из регистра данных в ячейки памяти (во время программирования). После окончания программирования, при наличии данных в кэш регистре, внутренний контроллер микросхемы перепишет данные из кэш-регистра в регистр данных и начнет запись новой страницы.

Устройство реализует функцию автоматического чтения при включении питания, которая обеспечивает последовательный доступ к данным первой страницы после включения питания без ввода команды и адреса.

В дополнение к расширенной архитектуре и интерфейсу устройство включает функцию резервного копирования данных с одной страницы на другую без использования внешней буферной памяти. Т.к. трудоемкие циклы последовательного доступа и ввода данных исключены, то производительность системы для применения в полупроводниковых дисках значительно улучшена.

Устройство может содержать недопустимые блоки при первом использовании. Во время использования микросхемы количество недопустимых блоков может возрасти. Недопустимые блоки - это блоки, которые содержат 1 или более изначально неработоспособных битов, надежность которых не гарантируется компанией Samsung. Устройства с недопустимыми блоками имеют тот же уровень качества и те же динамические и статические характеристики, как и устройства без таких блоков. Недопустимые блоки не влияют на работу нормальных блоков, потому что они изолированы от разрядной шины и общей шины питания транзистором выбора. Система спроектирована таким образом, что у недопустимых блоков блокируются адреса. Соответственно, к некорректным битам попросту нет доступа. Первый блок, помещаемый в 00-й адрес, должен использоваться для хранения загрузочной информации. SAMSUNG уверяет, что он будет гарантированно допустимым, не требующим исправления ошибок в течение 1 Кциклов записи/чтения.

Изначально содержимое всех ячеек микросхемы стерто (FFh), за исключением ячеек, где хранится информация о недопустимых блоках, записанная до этого. Допустимость блока определяется 1-ым байтом запасного пространства. Samsung уверяет, что 1 или 2 страница каждого недопустимого блока по адресу столбца 2048 содержит данные, отличающиеся от FFh. Так как информация о недопустимых блоках является стираемой, то в большинстве случаев стирания ее невозможно восстановить. Поэтому, в системе должен быть заложен алгоритм, способный создать таблицу недопустимых блоков, защищённую от стирания и основанную на первоначальной информации о бракованных блоках. Любое намеренное стирание информации о недопустимых блоках запрещено.

Следовательно есть вероятность выхода из строя блоков микросхемы во время эксплуатации системы, что может привести к потере информации. Для повышения надежности хранения информации следует увеличить объем основного накопитель в два раза до 8 Гб.

3. РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ

В процессе разработки ПЭС необходимо сопоставить узлам функциональной схемы их электрические эквиваленты. Разделим процесс разработки принципиальной схемы системы на пять этапов:

- микросхема ПЛИС со схемой загрузки;

- микроконтроллер AT89C5131 и USB интерфейс;

- микросхема часов реального времени и ее питание;

- накопитель, повышение быстродействия его работы;

- быстрая промежуточная память.

3.1 Микросхема ПЛИС со схемой загрузки

При реализации функциональных блоков в ПЛИС процесс разработки ПЭС сводится к выделению необходимых внешних линий связи и формирования цепей загрузки ПЛИС. В таблице 3.1 приведены внешние связи, сгруппированные по функциональному признаку, которые будут подключены к пользовательским выводам ПЛИС.

Таблица 3.1 - Перечень необходимых пользовательских контактов микросхемы ПЛИС

Сигнал	Функция
ГРУППА УПРАВЛЯЮЩЕГО КОНТРОЛЛЕРА
AD[7..0]	Двунаправленная шина данных и адреса (младший байт) контроллера
A[15..8]	Шина адреса (старший байт)
RST	Сигнал сброса контроллера
RD	Сигнал чтения данных (от контроллера)
CLK_PR	Тактовая частота контроллера
WR	Сигнал записи данных (от контроллера)
T0	Вход внешней частоты таймера 0
T1	Вход внешней частоты таймера 1
INT0	Внешнее прерывание 0
INT1	Внешнее прерывание 1
PSEN	Сигнал для перевода в режим программирования
ALE	Сигнал разрешения записи адреса от контроллера
EA	Сигнал разрешения внешнего доступа
ГРУППА ФЛЕШ
ND[7..0]	Двунаправленная шина адреса, данных, команд.
NCE[15..0]	Сигналы выбора одной из 16 микросхем Flash
RBN[3..0]	Сигналы Свободен/Занят от 4 банков Flash
WP[3..0]	Сигналы разрешения записи в 4 банка Flash
NWE	Сигнал записи во Flash
NRE	Сигнал чтения данных Flash
NALE	Строб адреса Flash
NCLE	Строб команды Flash
ГРУППА СКОРОСТНОЙ БУФЕРНОЙ ПАМЯТИ (КЕШ)
ERA[18..0]	Шина адреса КЕШ
ERD[7..0]	Двунаправленная шина данных КЕШ
ERCS	Сигнал выбора КЕШ
ERWE	Сигнал записи КЕШ
EROE	Сигнал чтения КЕШ
ГРУППА ЧАСОВ
DTM0	Двунаправленный вывод данных
DTM1	Сигнал тактирования входных, выходных данных
DTM2	Сигнал записи данных
DTM3	Сигнал выборки микросхемы
ГРУППА LINK
LN[7..0]	Шина данных
LN8	Выходной сигнал «ДАННЫЕ ПРИНЯТЫ»
LN9	Входной сигнал «ДАННЫЕ ГОТОВЫ»
LN10	Входной сигнал запроса на захват шины
LN11	Выходной сигнал разрешения захвата шины
LN12	Входной сигнал работы управляющего порта
ГРУППА «РАЗНОЕ»
RESERV[9..0]	Резервная шина
LED[2..0]	Индикаторы

Для обеспечения конфигурирования ПЛИС совместим две стандартные схемы конфигурирования, рекомендованные фирмой производителем (ALTERA). Первая схема конфигурации (JTAG-цепочка) позволяет независимо загружать прошивку в конфигурационную микросхему и ПЛИС. Она используется на этапе настройки, проверки и конфигурирования загрузочной памяти. Вторая цепочка (режим пассивной последовательной конфигурации) используется в штатной работе ячейки. При включении питания при ее помощи информация из конфигурационной микросхемы переписывается в ПЛИС.

Элементы D1, D2 образуют JTAG-цепочку, организованную для загрузки элементов в системе. Кроме того JTAG, являясь стандартом периферийного сканирования, позволяет осуществлять проверку (верификацию) загруженной конфигурации ПЛИС и конфигурационного ПЗУ. Схема включения данных элементов подчиняется схеме функционирования JTAG-цепочки /3/ (рисунок 3.1).

Рисунок 3.1 - Схема функционирования JTAG-цепочки

Все резисторы схемы функционирования JTAG-цепочки выбраны номиналом 1 кОм, согласно рекомендации фирмы ALTERA.

На рисунке 3.2 представлена схема для пассивной последовательной конфигурации.



Рисунок 3.2 - Схема для пассивной последовательной конфигурации

Все резисторы схемы для пассивной последовательной конфигурации (рисунок 3.2) выбраны номиналом 1 кОм, согласно рекомендации фирмы ALTERA.

Характеристики выводов конфигурирования приведены в таблице 3.2.

Таблица 3.2 - Перечень характеристик выводов конфигурирования микросхемы ПЛИС

Название вывода	Тип вывода	Описание
MSEL0 MSEL1	Вход	Двухбитовый вход конфигурации.
nSTATUS	Двунаправленный, открытый сток	Микросхема устанавливает логический "0" на выводе сразу же после включения питания и снимает его не позже чем через 5 мкс (при использовании конфигурационной микросхемы она удерживает логический "0" на выводе nSTATUS в течение 200 мс). Напряжение на выводе nSTATUS должно подтягиваться к напряжению VCC при помощи нагрузочного резистора сопротивлением1 кОм. При обнаружении ошибки конфигурирования вывод nSTATUS устанавливается конфигурируемой ПЛИС в логический "0". Во время конфигурирования или инициализации установка внешней схемой логического "0" на выводе nSTATUS не влияет на конфигурируемую ПЛИС. При использовании конфигурационной микросхемы логический "0" на выводе nSTATUS вызовет попытку конфигурации ПЛИС конфигурационной микросхемой.
nCONFIG	Вход	Вход управления конфигурацией. Логический "0" - сбрасывает конфигурируемую микросхему. Конфигурирование начинается по положительному перепаду. При логическом "0" на nCONFIG все I/O-выводы находятся в третьем состоянии.
DCLK	Вход	Вход тактового синхросигнала конфигурируемой ПЛИС от внешнего источника. В PSA или PPA-схемах конфигурирования на выводе DCLK должна быть логическая "1", для исключения неопределенного состояния.
nCE	Вход	Выбор микросхемы уровнем логического "0". Логический "0" на выводе nCE выбирает микросхему для запуска конфигурирования. Во время конфигурирования одной микросхемы на выводе должен оставаться логический "0". Уровень логического "0" должен быть на nCE во время конфигурации, инициализации и пользовательского режима
nCEO	Выход	Выход переходит в логический "0" после выполнения конфигурирования. Используется в схемах с несколькими конфигурируемыми микросхемами.
DATA0	Вход	Вход данных. В последовательных режимах конфигурирования, на вывод DATA0 подаются битовые конфигурационные данные ПЛИС.
TDI	Вход	Выводы JTAG. При использовании этих выводов как пользовательских I/O-выводов, до и во время конфигурирования, их состояния должны сохраняться неизменными. Это необходимо для исключения возможности загрузок случайных JTAG-инструкций.
TDO	Выход
TMS	Вход
TCK	Вход
CONF_DONE	Выход, открытый сток	Выход статуса. Может использоваться для сигнализации того, что микросхема инициализирована, и находиться в режиме заданным пользователем. Во время конфигурирования на выводе CONF_DONE устанавливается логический "0". До и после конфигурирования, вывод CONF_DONE освобождается и напряжение на нем подтягивается
		к напряжению VCC с помощью внешнего нагрузочного резистора. До конфигурации CONF_DONE находится в третьем состоянии, поэтому он подтягивается к логической "1" при помощи внешнего нагрузочного резистора. Таким образом, для определения состояния микросхемы необходимо обнаружить переход из логического "0" в логическую "1". Эта опция устанавливается в САПР QUARTUS II.

3.2 Контроллер обмена с USB каналом

При построении ПЭС нам необходимо решить три задачи:

- режим работы с внешней памятью, при этом часть двунаправленных портов ввода вывода становятся шинами адреса, шинами данных и сигналами управления. Данный режим нам необходим для согласования микроконтроллера с внешними устройствами;

- необходимо согласовать контроллер с USB интерфейсом;

- для управляющего контроллера необходимо обеспечить загрузку программы во внутреннюю Flash-память.

Для обеспечения второго и третьего перечислений необходимо применить стандартные решения, предложенные разработчиком. Для этого воспользуемся схемой, предложенной в /1/ и представленной на рисунке 3.3.

Так же по третьему перечислению необходимо отметить, что внутри контроллера существует два загрузчика: пользовательский и аппаратный (HBL, Hadware BootLoader). Пользовательский загрузчик позволяет запускать программы, записанные в память микроконтроллера, а аппаратный позволяет осуществить запись самой программы. В данной схеме перевести контроллер в режим программирования (записи программы) можно выполнив следующую последовательность действий:

- отключить прибор от USB-шины, разомкнув перемычку Р2 (линия VREF);

- удерживая кнопки К3 (линия RESET) и К2 (линия PSEN) подключить прибор к USB-шине, замкнув перемычку Р2;

- отпустить кнопку К3;

- отпустить кнопку К2.

На базе схемы приведенной на рисунке 3.3 получаем схему включения контроллера представленную на рисунке 3.4. В данной схеме шина адреса, шина данных и управляющие сигналы, необходимые для работы микроконтроллера с внешними устройствами соединены с ПЛИС, а перевод контроллера в режим загрузки осуществляется при помощи переключателя S21.

Рисунок 3.3 - Типовая схема включения контроллера

Рисунок 3.4 - Схема соединения для микроконтроллера AT89C5131

3.3 Микросхема часов реального времени и их питание

Схема включения микросхемы часов реального времени приведена на рисунке 3.5. Особенностью данной схемы является параллельное включение четырех конденсаторов большой емкости (1 Ф) в цепь питания микросхемы. Эти конденсаторы выполняют роль аккумулятора.



Рисунок 3.5 - Эквивалентная схема питания часов реального времени в автономном режиме работы

Аккумулятор предназначен для обеспечения питания микросхемы часов реального времени при отсутствии общего питания. Это необходимо при проведении автономных летных испытаний для того чтобы обеспечить бесперебойную работу часов до момента окончательной проверки изделия и начала испытания (включения прибора). Временная диаграмма заряда/разряда конденсаторной батареи приведена на рисунке 3.6.

Рисунок 3.6 - Временная диаграмма заряда/разряда конденсаторной батареи

При этом время заряда Т_заряда можно оценить как

Т_заряда = 3 · t, (3.1)

где t = R · C, (3.2)

а время разряда Т_{разряда} как

, (3.3)

где ДU = (4,5-2,5) B;

I = 10 мА - ток разряда, с учетом утечек через диод и выводы микросхем;

С = 4 Ф - емкость аккумуляторов.

3.4 Компоновка банков накопителя

Накопитель организован на 16 микросхемах ФЛЭШ-памяти K9K49G08U0M, которые разделим на четыре банка, по четыре микросхемы в каждом банке (рисунок 3.7). Это сделано для того чтобы иметь возможность устранить времена простоя (занятости) накопителя при циклах записи. Все 16 микросхем имеют общую шину данных, сигналы записи, чтения, записи команд и адреса. Выборка между микросхемами осуществляется сигналом Выбора микросхемы (СЕ). Сигналы R/B (свободен/занят) микросхем, объединенных в банк, соединены, следовательно для анализа контроллеру доступно четыре сигнала свободен/занят (R/B) определяющие занятость банков.

Рисунок 3.7 - Структура накопителя

Такое построение накопителя с одной стороны позволяет производить непрерывную запись в него, а с другой стороны оптимизирует число линий связи необходимое для его обслуживания.

3.5 Быстрая промежуточная память

Скоростная буферная память организована на микросхеме быстродействующего ОЗУ IDT71V424S15YI. Она имеет организацию 512кЧ8, и позволяет производить запись с периодом 15 нс. Микросхема всеми сигнальными выводами подключена к ПЛИС, так как имеет связи только с ее внутренними узлами.

3.6 Исходные данные на проектирование разрабатываемой системы

При разработке конструкции необходимо применить многослойный стеклотекстолит. Габаритные размеры, места креплений, расположение разъёмов ESQT аналогично ячейке АЦП-079-03. Контакты всех разъёмов не должны измениться. Фильтрующие конденсаторы располагать вблизи выводов микросхем потребителей. В схеме применена программируемая логическая матрица фирмы ALTERA.

Выводы элемента IDT71V424S пригодные для перестановки приведены в таблице 3.3. Выводы разделены на две независимые группы. Данная перестановка применима только для этого проекта.

Таблица 3.3 - Выводы элемента IDT71V424S

Группа	Название	Вывод	Группа	Название	Вывод
1	A0	1	1	A14	24
1	A1	2	1	A15	32
1	A2	3	1	A16	33
1	A3	4	1	A17	34
1	A4	5	1	A18	35
1	A5	14	2	D0	7
1	A6	15	2	D1	8
1	A7	16	2	D2	11
1	A8	17	2	D3	12
1	A9	18	2	D4	25
1	A10	20	2	D5	26
1	A11	21	2	D6	29
1	A12	22	2	D7	30
1	A13	23

Данная система регистрации данных должна обеспечивать 2 варианта подключения:

- первый вариант в составе ИВК-079-03;

- второй вариант в составе независимого блока БСИ совместно с ячейкой БСИ-2.

Разъёмы Х3, Х4 расположить на краю ячейки. Расположение элементов необходимо согласовать с отделом 210.

4. РАЗРАБОТКА АЛГОРИТМА РАБОТЫ СИСТЕМЫ

Алгоритм работы системы регистрации данных во многом будет зависеть от структуры накопителя (рисунок 3.7).

Как было сказано в п. 3.4, накопитель состоит из четырех банков, в каждом банке по четыре микросхемы. Следовательно, в системе присутствует четыре независимых накопителя объемом 2 Гб каждый, что дает возможность производить параллельную запись в четыре банка.

Для обслуживания накопителя такого большого объема необходимо иметь дополнительную служебную информацию о хранящихся данных: