Проектирование процессора IBM совместимых команд

MF - формат ячейки памяти:

· 00 - 32-битное вещественное;

· 01 - 32-битное целое;

· 10 - 64-битное вещественное;

· 11 - 16-битное целое.

P - извлечение из стека:

· 0 - не извлекать из стека;

· 1 - извлекать из стека.

R - направление операции:

· R = 0 - результат возвращается в вершину стека;

· R= 1 - результат возвращается в другой(не в вершину)регистр стека.

ST(i) - элемент регистрового стека:

· 000 - вершина стека;

· ...

· 111 - восьмой элемент стека.

КОП - код операции.

Поля MOD, r/m и SIB кодируются также, как и для базовых команд процессора (см. выше).

Рис. 9. Форматы команд блока FPU



3. РАЗРАБОТКА СТРУКТУРЫ ПРОЦЕССОРА

Процессор состоит из операционного и управляющего автоматов, которые связаны с основной и регистровой памятью. Для передачи информации между отдельными устройствами ЦВМ используется магистраль М.

3.1 Организация оперативной памяти

В ОП емкостью Е байтов хранятся 16,32 и 64 - слова. Слово читается и записывается в ОП только целиком за одно обращение к ОП. Адрес слова, к которому производится обращение, указывается на регистре адреса основной памяти РгАОП. Длина регистра РгАОП равняется log₂E_c, где Е_с - емкость ОП в словах, равная:

E_c=E/L,

где L -длина слова ОП в байтах.

Слово информации, которое записывается или читается из ОП, передается в РгИОП. Операция в ОП возбуждается сигналами чтения из ОП ЧТОП и записи в ОП ЗПОП. Момент окончания операции в ОП отмечается сигналом z_оп. Так как цикл основной памяти имеет длительность большую, чем такт работы процессора, то должна обеспечиваться синхронизация работы процессора и ОП за счет ждущих вершин микропрограммы.

3.2 Регистровая память

Для увеличения быстродействия процессора применяется РП, состоящая из регистров общего назначения (РОН). РОНы используются в качестве индекс - регистров, базовых регистров, а также для хранения слов и полуслов, участвующих в операциях с фиксированной запятой. РОНы представляют собой 32-разрядные регистры и адресуются числами от 0 до 7, т.е. регистры используются как для хранения адресов , так и для хранения самих операндов. Для обращения к РОНам в командах любого формата отводятся 3-разрядное поле reg.

При выполнении операций с плавающей запятой используется блок FPU, состоящий из восьми регистров длиной в 80 бит. Регистры имеют адресную структуру, т.е. адрес регистра указывается на 3-разрядном регистре адреса РгАРОН. Операнд, который записывается или считается из РП, помещается на регистр РгИРОН. Чтение и запись слова инициируется соответственно сигналами ЧТРП и ЗПРП.

3.3 Рекомендуемая структура процессора

Процессор состоит из операционного и управляющего автоматов. Операционный автомат (блок операций) служит для хранения совокупности слов информации, выполнения набора микроопераций над ними и вычисления логических условий. Основные замечания по разработке блока операций приведены далее.

Управляющий автомат обеспечивает требуемый порядок следования микроопераций на основе заданных микропрограмм.

В структуру процессора включены дополнительные регистры: РгК, БР, СчК

Длина регистра команды РгК(содержит текущую команду) соответствует максимальному формату команды из набора команд, реализуемых процессором. Счетчик адреса команд СчК хранит адрес команды. Так как адрес команды всегда кратен полуслову, то длина СчК определяется емкостью ОП в полусловах, т.е. log₂E -I, где Е емкость ОП в байтах. Длина счетчика тактов СЧТ определяется максимальным числом тактов, отводимых для выполнения арифметических операций. Буферный регистр БР используется для хранения части слова ОП в процессе выборки команд из ОП и имеет длину в 1 или 3 полуслова при 32 или 64 разрядной ОП соответственно. При использовании 64 - разрядной ОП буферный регистр для упрощения структуры операционного автомата рекомендуется выносить за пределы памяти операционного автомата и подключать к магистрали непосредственно.

Операционный автомат подключен к магистрали М через регистр Z(буферный), используемый для промежуточного хранения результата микрооперации перед передачей его в память.

Хранение признаков перехода и состояний процессора обеспечивает совокупность триггеров состояний. Состояние этих триггеров входит в набор осведомительных сигналов Х операционного автомата. Дополнительно в состав процессора вводятся регистры, на которых размещаются поля текущего слова состояния программы ССП (регистры флагов, масок и т.п.). На рисунке 10 показана обобщенная структурная организация процессора, без блока FPU.

Рис. 10. Структурная организация процессора

3.4 Интерфейсы основной и регистровой памяти

Интерфейс основной памяти (Рис. 11) состоит из совокупности шин W, R, A, C и Zoп. По шине записи W на РгИОП поступает информация, которую необходимо записать в оперативную память. По шине чтения R осуществляется передача информации из ОП в процессор. По шине адреса А на регистр адреса (РгАОП) при обращении к ОП поступает адрес слова, которое необходимо прочитать в ОП. По шине управления С предаются сигналы ЧТОП и ЗПОП, инициирующие операцию чтения или записи. По шине идентификации из ОП поступает сигнал Zоп, который отмечает момент окончания цикла обращения к памяти. Единицей информации, передаваемой по интерфейсу основной памяти, является слово ОП. Разрядность слова зависит от ширины выборки из памяти.

Рис. 11. Интерфейс основной памяти

Предлагается следующий способ подключения информационных и адресных шин. В схеме на рисунке 11 обмен информацией между ОП и процессором происходит через регистр Z, соединенный с магистралью двумя шинами. Предварительно оформленный адрес слова хранится на адресном регистре АР, который связан с регистром РгАОП шиной А. Длина АР равна log₂Е, где Е - емкость основной памяти в байтах, а длина АОП определяется как log₂E_c, - емкость ОП в словах.

Нулевое значение сигнала Z_оп отметит окончание операции записи в ОП. Чтение из ОП осуществляется в соответствии с микропрограммой Рис. 12. Регистровая память является внутренней памятью процессора. Сопряжение операционного автомата с ОП может быть организовано как на рисунке 11. Обмен между РП и процессором происходит аналогично обмену с ОП, но так как время обращения к РП меньше такта работы операционного автомата, в интерфейсе РП отсутствует шина идентификации. Так как РП объединяет в себе РОНы и блок FPU, то необходимо организовать доступ к тем и другим регистрам. В формате команды как под адрес РОНов, так и под адрес FPU отводится трехразрядное поле R; обращение к определенному виду регистров зависит от кода команды.

Рис. 12. Процедура обращения к основной памяти

3.5 Процедура выборки команд

Действия и адреса операндов задаются командами. Процессор оперирует с командами различной длины. Длина команды зависит от того, в какой памяти (основной или регистровой) размещаются операнды. В курсовой работе используется следующие форматы команд: RR, RX, RS,SI, RI . Формат RR предписывает операцию типа регистр-регистр, в которую вступают операнды, хранимые в регистровой памяти. Команда RX указывает один операнд из регистровой памяти, а другой - из основной, при чем адрес основной памяти допускает индексацию - адрес типа X . Команда формата RS определяет операцию типа регистр-память, но без индексации второго адреса. В командах типа SI, RI один операнд находится в основной памяти или регистре, а другой непосредственно в команде (случай непосредственной адресации, представляемый адресом типа I). Команды различных форматов имеют разную длину, но команды любого формата должны иметь адрес, являющийся целочисленной границей для полуслова. В курсовой работе предполагается возможность непосредственной передачи информации из основной памяти (наличие поля m) в регистры или в операционное устройство. На практике для этого необходимо выполнить дополнительные команды загрузки.

Пример расположения команд в памяти представлен на рисунке 13.

Рис. 13. Пример расположения команд в памяти

Для отметки порядка следования команд в структуру процессора вводится триггер перехода ТП. Если команды выполняются в естественном порядке, то ТП:=1. Состояние ТП определяет возможность использования информации из ранее выбранного слова, хранимой на БР. Если ТП:=0, то содержимое буферного регистра БР может быть использовано для образования следующей команды. Если ТП:=1, то управление передано другому слову, отсутствующему на БР, и, следовательно, содержимое БР не может быть использовано для формирования следующей команды.

Слово ОП может содержать полностью команду или только ее часть. В 32_разрядном слове ОП может содержаться только одна команда, например RX, или два поля по полуслову, принадлежащие различным командам. В последнем случае использование БР для хранения второго полуслова позволяет исключить чтение из ОП того же слова. Роль БР увеличивается при 64-разрядном слове ОП.

Последовательная выборка команд и их обработка, при которой триггер перехода ТП сохраняет нулевое значение, имеет свои особенности. В этом случае вся команда, если она имеет формат RR, или часть команды формата RX может храниться на буферном регистре. Значения первых разрядов БР определяет формат хранимой на нем команды, в случае команды формата RR достаточно содержимое БР передать на РК и счетчик адреса увеличить на 1. Обращения к памяти не требуется. Если же на БР находится первое полуслово команды формата RX, его необходимо переслать на РК (например, 0:15), затем увеличить СчК на 2 и прочитать из ОП слово. Первым полусловом дополняется регистр команд, а второе полуслово заносится на БР. Для занесения информации на регистр команд рекомендуется использовать систему шин, представленную на рисунке 16. Шина Z перед подсоединением ее к регистру РК разделяется на две подшины Z (0:15) и Z(16:31). Каждая из подшин может подключиться как к старшим, так и к младшим разрядам регистра РК.

Рис. 16. Цепи, используемые при выборке команд

3.6 Выборка операндов

Исполнительный алрес операнда определяется по полям(mod, d,w,reg) формата команды. В рамках курсового проектирования используются способы адресации представленные в таблице 4.

Таблица 4

Пример команд

Адресация	Пример команды
Непосредственная	Mov eax,12345678h
Регистровая	Mov eax,ecx
Регистровая косвенная	Mov eax, [ecx]
Индексная со смещением	Mov eax,ecx+1200h
Базовая индексная со смещением	Mov eax, [ecx] [edx]+40h
Индексная со смещением и масштабированием	Mov eax, [edx] [ecx*2]

Процесс формирования адреса операнда при заданной индексной адресации со смещением и масштабированием представлен на рисунке 17.

Рис. 17. Формирование исполнительного адреса операнда

Исполнительный адрес операнда в ОП вычисляется сложением трех составляющих: трехразрядное поле базового регистра, смещения, указанного в команде поля disp,содержимого индексного регистра, умноженного на масштабный коэффициент. Вычисленный исполнительный адрес может быть некорректен, т.е. нарушена адресация или спецификация.

Неправильная адресация возникает в том случае, еcли адрес выходит за пределы емкости памяти. При неправильном адресе триггер прерывания устанавливается в 1 и операция не выполняется. Неправильная спецификация является следствием нарушения целочисленности границы для обрабатываемой единицы информации Обработка адресов производится операционным автоматом.

3.7 Выполнение операций двоичной арифметики

Операции двоичной арифметики выполняются как над целыми двоичными числами так числами с плавающей запятой. Отрицательное число хранится и вступает в операцию в дополнительном коде. Применение дополнительных кодов (единственное представление 0) значительно упрощает алгоритмы сложения-вычитания, в результате чего получают экономию во времени выполнения этих операций. Операции умножения и деления целых чисел можно выполнить сразу в дополнительных кодах. Разрешается использовать алгоритмы умножения и деления в прямых кодах, для чего операнды перед началом операции следует преобразовать в прямой код и отрицательный результат - в дополнительный код (при условии, что данные в ОП хранятся в дополнительном коде).

В операции с плавающей запятой вступают операнды двух форматов: короткий и расширенный. Действия над числами с плавающей запятой производятся отдельно над порядками и мантиссами по правилам обработки целых чисел и чисел с фиксированной запятой, что необходимо учитывать при разработке операционных устройств.

При выполнении операций деления и умножения контролируются случаи переполнения и исчезновения порядка.



3.8 Разработка микропрограммы функционирования процессора

Порядок функционирования процессора для заданной системы команд описывается микропрограммой, которая оформляется как схема алгоритма и содержит все действия по передаче и преобразованию информации. Функционирование процессора в основном состоит из повторяющихся рабочих циклов, каждый из которых соответствует выполнению одной команды программы. Завершив рабочий цикл для текущей команды, процессор переходит к выполнению рабочего цикла для следующей команды. На рисунке 13 показан рабочий цикл процессора для двух групп команд: основные (арифметические, логические, пересылочные операции) и передачи управления.

Этапы рабочего цикла процессора включают следующие этапы: выборка и дешифрация команд, выборка операндов, выполнение операции, запись результата, формирование адреса следующей команды.

Микропрограмма должна начинаться с выборки команды из ОП в соответствии с адресом, находящимся на СчК (СчК:=Нач.Адрес). После того, как команда выбрана на регистр команд, в зависимости от кода операции действие переходит на одну из трех (четырех) ветвей, соответствующих различным командам: арифметическим, логическим или командам перехода. Рекомендуется для команд одной длины сначала обрабатывать адреса операндов и читать операнды из ОП, а затем только производить анализ кода операции. Это позволит исключить из микропрограммы повторяющиеся участки. Три ветви, реализующие различные операции, объединяются и действия передаются на выполнение следующей команды программы.

Функциональная микропрограмма дополняется таблицей, содержащей весь список микроопераций и логических условий. Все блоки микропрограммы должны быть пронумерованы и основные этапы функционирования процессора описаны.



Рис. 18. Этапы рабочего цикла процессора



4. ПРОЕКТИРОВАНИЕ БЛОКА ОПЕРАЦИЙ

Задача проектирования БО в общем случае состоит в построении схемы, обеспечивающей выполнение требуемого набора операций за время, не превышающего заданного, при минимальных затратах оборудования. Логическая структура БО зависит от набора алгоритмов выполнения операций, каждый из которых порождает список микроопераций и логических условий и соответствующий ему набор операционных элементов и связей между ними. В свою очередь каждая микрооперация может быть реализована несколькими способами. Таким образом, при проектировании БО необходимо выбрать наиболее подходящий вариант среди весьма большого числа вариантов структурной организации БО.

Формальных методов решения этой задачи не существует, что объясняется большим числом и разнообразием алгоритмов выполнения операций, многообразием методов аппаратной реализации операций, многокритериальностью целевой функции проектирования.

На практике построение логической структуры БО производят поэтапно:

§ вначале выявляют общий состав разрабатываемого БО, определяют характер связей между его частями и последовательность их работы во времени;

§ затем отдельно с помощью известных методов синтезируют логическую схему каждой части БО.

Поскольку деление БО на части может быть произвольным, то со смысловой точки зрения удобно под частью понимать функциональный узел, а под функциональной схемой БО - совокупность определенным образом соединенных между собой функциональных узлов - сумматоров, регистров, счетчиков и т.п.

Для определения порядка проектирования, необходимо рассмотреть задачу и выяснить основные этапы ее решения.

1. Функциональная схема БО определяется набором алгоритмов операций, которые БО должен выполнять. Алгоритм выполнения отдельной операции представляет собой упорядоченную последовательность микроопераций и содержит в себе сведения, необходимые для построения структуры, предназначенной для его реализации. Связь между алгоритмами операций и соответствующими функциональными схемами указывает на существование конструктивного приема, позволяющего строить оптимальную структуру по заданному алгоритму.

2. Существует многообразие алгоритмов операций, причем оно тем богаче, чем сложнее процедура выполнения операций. Это означает, что система операций разрабатываемого БО на этапе проектирования его функциональной схемы должна быть задана наборами различных вариантов алгоритмов для каждой операции.

Путем полного перебора всевозможных совокупностей вариантов алгоритмов можно найти оптимальную из них и построить оптимальную функциональную схему БО. Однако этот путь неприемлем из-за большого числа переборов.

Рассмотрим подход, который существенно сокращает число переборов и делает реальным решение поставленной задачи при условии построения, если не оптимальной, то весьма близкой к ней структуры БО.

Значительного сокращения числа переборов различных совокупностей вариантов алгоритмов можно достичь за счет предварительного выбора одной или нескольких определяющих операций с наиболее сложными алгоритмами и наиболее разнообразных по составу микроопераций. Операция считается определяющей, если она удовлетворяет следующим условиям:

§ требует относительно большого количества оборудования для своего выполнения;

§ содержит наибольшее количество различных по характеру микроопераций;

§ часто встречается в программах задач, решаемых ЭВМ.

При выборе конкретного алгоритма определяющей операции следует руководствоваться критериями минимума оборудования, максимума быстродействия, а также возможности совмещения алгоритмов неопределяющих операций к алгоритму определяющей операции. Количество переборов сокращается за счет того, что не вписывающиеся в алгоритм определяющей операции алгоритмы неопределяющих операций из рассмотрения исключаются. При проектировании БО отсеивается большинство вариантов на основе рекомендаций, получаемых теоретически или накопленных практикой.

Такого рода рекомендации позволяют без проведения детальных исследований выделить достаточно узкий класс алгоритмов, наилучшим образом отвечающих поставленным ограничениям. К тому же достаточно точные оценки затрат времени и оборудования могут быть получены из анализа содержательных описаний алгоритмов.

Конструктивный прием построения структуры для заданного алгоритма некоторой операции базируется на существовании соответствия между микрооперацией, входящей в состав алгоритма, и соответствующим ей функциональным узлом. Это соответствие указывает на то, что:

§ каждой микрооперации алгоритма ставится с соответствие свой функциональный узел;

§ характер и направление связей между функциональными узлами определяется последовательностью выполнения микроопераций;

§ одинаковые функциональные узлы структуры, предназначенные для реализации заданного алгоритма и работающие в различные моменты времени, могут быть совмещены.

Процедура оптимального объединения частных структурных схем должна предусматривать совмещение одинаковых функциональных узлов и цепочек функциональных узлов, встречающихся в функциональных схемах, предназначенных для реализации операций.

Итак, последовательность действий при проектировании функциональной схемы БО следующая:

1) выбор определяющей операции из заданного списка;

2) оценка различных алгоритмов определяющей операции по некоторым критериям и выбор оптимального;

3) построение функциональной схемы, предназначенной для реализации выбранного алгоритма определяющей операции;

4) выбор по одному алгоритму для каждой неопределяющей операции, наилучшим образом вписывающемуся в выбранный алгоритм определяющей операции, и построение соответствующих им функциональных схем или дополнение созданной функциональной схемы исполнительными элементами, реализующими новые микрооперации;

5) построение общей функциональной схемы БО.

Проектирование логической схемы БО в базисе выбранной (заданной) системы базовых элементов, как отмечалось, состоит в синтезе отдельных частей (функциональных узлов) БО. Оно не вызывает принципиальных затруднений и может быть осуществлено известными формальными методами. В работе не требуется проводить оценку различных алгоритмов определяющей операции по заданным критериям и выбор оптимального алгоритма, поскольку в техническом задании алгоритм определяющей операции задан, главное, - показать как реализуются заданные алгоритм. Структуры и алгоритмы рассмотрены в [7].

Тем не менее необходимо стремиться получить структуру БО, обладающую разумной совокупностью полезных качеств, снижающую затраты оборудования и при этом не сопровождались увеличением времени выполнения операций.



5. ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ

1. Выполняется анализ команд, в соответствии с вариантом задания, для разработки оптимизированной структуры процессора. При этом необходимо:

ѕ определить формат данных для чисел с фиксированной точкой (разрядность, знаковые, беззнаковые);

ѕ определить формат данных для чисел с плавающей точкой;

ѕ самостоятельно выбрать код выполнения арифметической операции (прямой, обратный, дополнительный);

ѕ выбрать алгоритм выполнения арифметической операции (например, деление с восстановлением остатка).

На основе полученных данных, определить основные элементы структуры БО и их организацию. В курсовом проекте должны быть приведены форматы и структуры данных.

2. Анализ форматов команд. На этом этапе определяется :

ѕ местоположение операндов (исходных данных и результатов): либо в регистрах, либо в оперативной памяти;

ѕ формат команды и количество ячеек, которые команда занимает в памяти, в зависимости от ширины выборки,

ѕ рассчитывается организация ОП.

3. На основе изучения структуры используемого процессора, привести стандартную организацию и порядок обращения к РОН, блоку FPU.

4. В курсовой работе принят интерфейс с единственной магистралью (ОШ). Обратить внимание, что обмен между элементами структуры ведется через шину.

5. На основе данных, полученных в п.1-4, разработать оптимизированную структуру процессора для заданных команд. Структура представляется на листах формата A1или A2 с указанием всех управляющих и осведомительных сигналов.

6. Разработка микропрограммы функционирования процессора, которая включает:

1. порядок выборки команд из ОП;

2. определение типа операции;

3. выборку операндов;

4. выполнение операции в БО, формирование флагов;

5. запись результата.

Схема микропрограммы выполняется в соответствии с требованиями ЕСПД на листах формата A1или A2. Все блоки микропрограммы должны быть пронумерованы и основные этапы описаны.

7. Разработка устройства управления (УУ) с программируемой логикой выполняется в соответствии с методическими указаниями. Принципиальная схема УУ выполняется в соответствии с требованиями ЕСКД. Выбор элементов должен быть обоснован и приведен в описании принципиальной схемы в курсовом проекте.

8. Разработка микропрограммного устройства управления выполняется в соответствии с методическим пособием. Функциональная схема УУ выполняется в соответствии с требованиями ЕСКД. Структурная организация всех элементов должна быть обоснована и описана.



СПИСОК ЛИТЕРАТУРЫ

1. Цилькер Б.Я., Орлов С.А. Организация ЭВМ и систем: Учебник для вузов.-СПб.: Питер, 2004.-668с.

2. Таненбаум Э. Архитектура компьютера: - СПб.: Питер, 2002. -704 с.

3. Гук М. Аппаратные средства IBM PC.:- СПб.: Питер, 2000.-793 с.

4. Хамахер К., Вранешич З., Заки С. Организация ЭВМ: - СПб.: Питер, 2003.- 848 с.

5. Юров В.И. Assembler:- СПб.: Питер, 2003.- 622 с.

6. Онуфриева Т.А. Микропрограммное устройство управления - КФ МГТУ 2007г.- 20 c.

7. Онуфриева Т.А. Выполнение базовых арифметических операций. - КФ МГТУ 2008 г.- 20 с.

8. Болибок Г.Н., В.И. Алексеев. Синтез операционных и управляющих автоматов центрального процессора - КФ МГТУ 2002г.- 50 c.

9. Григорьев В.Л. Архитектура и программирование арифметического сопроцессора: Энергоатомиздат.1991 г.- 240 с.

10. Григорьев В.Л. Микропроцессоры 486.: М. Бином.1993 г.-384 с.



ПРИЛОЖЕНИЕ 1

Варианты заданий

№ вар.	Заданные команды (r/m не равно 100В)	Объем ОП	Ширина выборки
1	ADC X,imm16 Mod=00	FADD m32real	JA rel8	256МБ	16
2	ADD m16,r16 Mod=00	FABS	LAHF	128МБ	16
3	AND r,imm8 Mod=01	FADD m64real	JCXZ rel8	4ГБ	16
4	CMP m32,r32 Mod=00	FADD m32real	LODS m8	2ГБ	32
5	DEC m32 Mod=11	FCOM ST(i)	JAE rel8	512МБ	16
6	DIV EAX,m32 Mod=11	FCOM m32real	LODS m32	256МБ	32
7	SAR m16,1 Mod=00	FSUB m64real	JGE rel8	128МБ	16
8	IMULr16,m16 Mod=00	FDIV ST(i),ST	JNA rel8	4ГБ	16
9	INC r16 Mod=11	FSUB ST,ST(i)	IMUL r16,imm8	2ГБ	16
10	MOV r,r16 Mod=00	FDIV m32real	JNG rel8	512МБ	32
11	MOV r16,m16 Mod=01	FMUL m32real	JNO rel8	128МБ	32
12	MUL AL,m8 Mod=11	FICOM m32int	JNS rel8	4ГБ	32
13	ADDr,imm16 Mod=00	FADD m16int	SUBm16, imm16	2ГБ	16
14	OR AL,imm8 Mod=11	FINCSTP	ADC r,r16	512МБ	8
15	MOV r,r8 Mod=11	FST m64real	MUL AL,m8	128МБ	8
16	ADD r,m8 Mod=11	FSUB ST(i),ST	JN0 rel8	4ГБ	16
17	IMUL r,m8 Mod=11	FMUL ST,ST(i)	MUL EAX,r32	2ГБ	16
18	SUB r,imm8 Mod=11	FDIV m64real	JS rel8	512МБ	16
19	SUBm32,imm8 Mod=00	FSUBST,ST(2)	JNZ rel8	128МБ	16
20	MOVreg16,imm16 Mod=11	FMUL ST(1),ST	JZ rel16	4ГБ	32
21	SUB r,r16 Mod=11	FADD ST(i),ST	JS rel16	2ГБ	32
22	IMUL r16,r Mod=00	FDIVR ST(i),ST	LMSW	512МБ	32
23	MUL AX,r Mod=11	FADD ST,ST(i)	LODS m16	128МБ	32
24	SUB AL,imm8 Mod=11	FIADD m32int	JMP m16	4ГБ	16
25	MOVm16,imm16 Mod=01	FIMUL m32int	JO rel16	2ГБ	32
26	XOR r,r16 Mod=11	FDIV ST,ST(i)	LAHF	512МБ	32
27	MOVr32,m32 Mod=00	FADD m64 real	JMP rel8	128МБ	16
28	SALr,imm8 Mod=11	FDIVR m32real	JMP m16	4ГБ	16
29	SAR r,imm8 Mod=11	FSUB ST(i),ST	JMP rel16	2ГБ	16
30	SUBAX,imm 16 Mod=11	FSTP m80real	JMP m16	512МБ	8
31	ADDm16,r16 Mod=00	FIADD m16int	DECm8	512МБ	16
32	ADD r,imm8 Mod=01	FMUL ST(2), ST	JMP m16	1ГБ	16

Размещено на Allbest.ru