Вычислительная техника. Практика применения задач
Описание алгоритма работы устройства. Составление и минимизация комбинационных схем регистра. Представление основных элементов в требуемом базисе. Работа сумматора и компаратора, описание ее принципа и назначение. Составление временной диаграммы.
| Рубрика | Программирование, компьютеры и кибернетика |
| Вид | курсовая работа |
| Язык | русский |
| Дата добавления | 19.06.2014 |
| Размер файла | 717,0 K |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Размещено на http://www.allbest.ru/
Размещено на http://www.allbest.ru/
Введение
компаратор комбинационный сумматор
Начальный этап развития вычислительной техники характеризовался проектированием элементов, функциональных узлов, машин и систем в целом. Появление типовых систем элементов, серий микросхем сделало проектирование логических структур нижним иерархическим уровнем разработок. Создание микросхем высокой сложности означало переход на новую ступень развития данной отрасли. От проектировщиков потребовалось умение использовать стандартные и программируемые микросхемы, хотя и выполненные в виде готового модуля, но сложной внутренней структуры, дающей широкие возможности организации различных способов функционирования.
Применение высокопроизводительных вычислительных машин позволяет резко повысить уровень научных исследований и технического проектирования. Развитие таких отраслей современной науки и техники, как атомная энергетика и реактивная техника, было бы невозможно без современных цифровых машин.
Второй причиной, стимулирующей развитие вычислительной техники, является потребность обработки больших объёмов информации для учёта, планирования народного хозяйства, управления производством. Именно эти потребности вызвали к жизни ещё в начале текущего столетия счётно-аналитические или перфорационные машины.
Третьей причиной быстрого развития вычислительной техники следует считать применение вычислительных машин в системах управления. Характерной особенностью сложных систем автоматического управления является приём информации о ряде входных величин, обработка и анализ этой информации и выработка на основе этого анализа сигналов, управляющих исполнительными устройствами. По мере усложнения управляющих систем зависимость между входными величинами и управляющими сигналами также усложняется.
Последние достижения в области информационных технологий привели новым концепциям в организации производства. Не одна фирма не может обойтись в своей работе без применения компьютеров, которые с успехом заменяют рутинную работу, выполнявшуюся ранее в ручную, повышая эффективность работы любой фирмы.
Постановка задачи
1. Разработать схему, вычисляющую функцию F = 11A± 5B. Количество разрядов - 4
2. Последние 4 бита информации представить в коде Грея.
3. Знак (+) если количество нулей в разрядной сетке числа А кратно количеству нулей в разрядной сетке числа B.
4. Комбинационную схему реализовать в базисе импликация, логический 0.
Анализ исходных данных
Целью данного курсового проекта является разработка арифметического устройства для реализации вычисления функции F = 11A± 5B
Комбинационная схема арифметического устройства будет реализована в импликации, логический 0.
Количество разрядов на вход для чисел равно 4, следовательно интервал значений в десятичной системе исчисления будет выглядеть так 0..15.
Предположив, что на вход к А и В подаются значения 15, мы узнаем предельное количество разрядов на выходе:
11А = 11*15 = 16510=1010 01012 (8 разрядов)
5В = 5 * 15 = 7510 = 0100 1011 2 (7 разрядов)
Сложив эти значения, мы получим 24010 или 1111 00002, следовательно, ответ будет содержать 8 разрядов.
Умножение на коэффициенты будет реализовано с помощью сумматоров и логического нуля, к примеру 11*А можно представить в виде:
8*А + 2*А + А.
Таким образом, дляумножение на коэффициент 8, мы должны в сумматор вместо трех первых разрядов внести логический ноль.
Аналогичная ситуация и со вторым числом и его коэффициентом:
5*В = 4*В + В
1. Блок сложения двух чисел
Операция сложения достаточно просто реализуется с помощью
многоразрядныхсумматоров. Сложение удобно проводить в два этапа:
1. Осуществляется поразрядное суммирование без учета переносов.
2. С учетом переносов между разрядами формируется окончательная сумма
3.
|
Сложение |
|
|
0+0= 0 |
|
|
0+1= 1 |
|
|
1+0= 1 |
|
|
1+1=10 |
Пример: 5+2=101+010
101
010
111 - окончательная сумма
2. Описание алгоритма работы устройства
В данной курсовой работе необходимо разработать арифметическое устройство, отвечающее определённым требованиям.
Вышеупомянутое устройство должно выполнять послебовательно действия, представленные на схеме:
Рис. 2 Описание алгоритма работы
Схема состоит из блоков сложения, блока выбора операций. Блок сложения
А иВпредставляет собой многоразрядный сумматор. На его входы подаются значения А, В.
Для того, чтобы получить окончательное число, используется компоратор.
На его информационные входы подаётся результат, полученный на выходе сумматора, который будет считать количество нулей числа А и В.
На вход мультиплексора будет подаваться 3 разряда. Затем на соответствующий сумматор параллельно подаются разряды чисел А и В. На выходе мультиплексора определяю данные какого сумматора (+ или -) являются результатом операции.
3. Составление и минимизация комбинационных схем
Составление комбинационной схемы регистра
Регистры - самые распространённые узлы ЭВМ. Они состоят из разрядных схем, число которых соответствует разрядности обрабатываемых слов. В каждом разряде имеются триггер (иногда и не один) и чаще всего логические элементы.
Регистры выполняют ряд микроопераций над словами. Нам понадобятся три основных группы микроопераций: приём слова (которое будет храниться в регистре, пока не появится команда на их смену), выдача слова и сдвиг слов в разрядной сетке.
Первые две группы операций могут выполнять статические регистры, а вот сдвиг кода в разрядной сетке в нашем случае будут выполнять регистрысдвига (им, впрочем, подвластны все виды микроопераций над словами).
Параллельные регистры будут построены на триггерах типа D. Такой триггер имеет вид:
Где D - информационный вход триггера, С - разрешение на запись (управляющий сигнал), Q и - прямой и инверсный выходы. Информация, пришедшая в триггер по входу Dпараллельная запись информации происходит синхронно, по положительному значению тактового импульса.
Вывод информации из регистра осуществляется через прямые выходы соответствующих триггеров.
То статический n-разрядный регистр имеет вид:
Универсальные регистры так же будут построены на D-триггерах, однако там каждая ячейка содержит два D-триггера и логические элементы, с помощью которых регистр будет принимать либо режим параллельного, либо сдвигающего.
4. Представление основных элементов в требуемом базисе
По условию курсового проекта нужно разработать комбинационную схемув базисе импликации, логический 0, т.е. все элементы в комбинационной схеме должны быть выражены через элементдизьюнкцию.
Рис. 4.1 Графическое представление импликации
F=x>y
Это соотношение позволяет перейти от любого выражения в булевой алгебре к соответствующему выражению в базисе импликации, логический 0.
Так же можно выразить коньюнкцию и дизъюнкциюи отрицание.
F=x>y~¬x?y~¬(x ?¬y)~
Исходя из этого, можно получить любые логические булевые функции.
5. Составление комбинационной схемы одноразрядного сумматора
Одноразрядным сумматором называется устройство, предназначенное для сложения двух одноразрядных двоичных чисел, которое имеет три входа и два выхода. Оно формирует из сигналов входных слагаемых и сигнала переноса из младших разрядов сигналы суммы и переноса в старший разряд.
Уравнения работы имеют вид:
=ab?bc?ac=??=
=
=((a>(b>0))>((b>(c>0))>0))<(a>(c>0))
Составим схему:
УГО одноразрядного сумматора выглядит следующим образом:
6. Работа сумматора и компоратора
Допустим, что число А = 1410 = 000 001 1102, а число В = 1210 = 000 001 1002.
Выставляем управляющий сигнал C. Если он равен 1, то выполняется операция суммирования, если 0 - вычитания. Примем С=1.
На элементы «и-не» поразрядно поступают наши входные значения и управляющий сигнал С, затем они инвертируются (так реализуется операция логического «и»). Для блока вычитания сигнал С инверсен. Получаем:
А(+) 000 001 110 &111 111 111 = 000 001 110
В(+) 000 001 100 & 111 111 111 = 000 001 100
А(-) 000 001 110 & 000 000 000 = 000 000 000
В(-) 000 001 100 & 000 000 000 = 000 000 000
Таким образом, на сумматоры вычисляющие разность А и В подаются нули, а на сумматоры вычисляющие сумму А и В-числа А и В. Таким образомна выходе сумматоров получаются следующие значения:
SM(-) 000 000 000
000 000 000
000 000 000
SM(+) 000 001 110
000 001 100
000 011 010
Полученные выходные данные SM(-) иSM(+) подаются на устройство, выполняющее функцию логического «или». Получаем:
000 000 000 или 000 011 010 = 000 011 010
Это значение является ответом и записывается в выходные регистры по приходу отрицательного перепада синхросигнала, задержанного на время выполнения операции.
Удостоверимся в корректности вычислений
14+12 = 26
D = 000 011 0102 = 3*8 + 2 = 2610
Вычисления произведены корректно.
Рассмотрим теперь случай когда С=0, т.е. вычтем из 14 12.
На элементы «и-не» поразрядно поступают наши входные значения и управляющий сигнал С, затем они инвертируются (так реализуется операция логического «и»). Для блока вычитания сигнал С инверсен. Получаем:
А(+) 000 001 110 &000 000 000 = 000 000 000
В(+) 000 001 100 & 000 000 000 = 000 000 000
А(-) 000 001 110 &111 111 111= 000 001 110
В(-) 000 001 100 & 111 111 111 = 000 001 100
Затем число В переводим в дополнительный код. Для этого мы его инвертируем и добавляем к нему 1 при сложении с А.
Винв.=1 110 011
Таким образом, на сумматоры вычисляющие сумму А и В подаются нули, а на сумматоры вычисляющие разность А и В-число А и инвертированное число В+1. Таким образомна выходе сумматоров получаются следующие значения:
SM(-) 000 001 110
111 110 011
000 000 001
1 000 000 010
SM(+) 000 000 000
000 000 000
000 000 000
Так как при вычитании старший разряд переноса не учитывается, то результатом суммирования SM(-) будет число 000 000 010. Полученные выходные данные SM(-) иSM(+) подаются на устройство, выполняющее функцию логического «или». Получаем:
000 000 010 или 000 000 000 = 000 000 010
Это значение является ответом и записывается в выходные регистры поприходу отрицательного перепада синхросигнала STROBE, задержанного на время выполнения операции.
Удостоверимся в корректности вычислений
14-12 = 2
D = 000 000 0102 = 210
Вычисления произведены корректно.
7. Описание работы компоратора
Компоратор - сравнивающее устройство. В данной схеме компоратор применяется для опеределения знака операции. В случае, если количество нулей числа А кратно количеству нулей числа В, то знаком операции будет плюс, или 1 на управляющий сигнал. Поскольку в числах А и В всего 4 регистра, то значения количества нулей могут варьироваться в предеолах 0..4(10) или же 000..100(2). Таким образом можно составить логическое уравнение, для дальнейшей реализации компоратора:
|
A\B |
000 |
001 |
010 |
011 |
100 |
101 |
110 |
111 |
|
|
000 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
001 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
010 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
|
|
011 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
|
|
100 |
0 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
|
|
101 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
110 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
111 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Попробуем упростить выражение, и используем карты Карно:
|
A\B |
000 |
001 |
011 |
010 |
110 |
111 |
101 |
100 |
|
|
000 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
001 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
011 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
|
|
010 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
|
|
110 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
111 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
101 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
100 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
1 |
8. Составление комбинационной схемы для операции вычитания
Для реализации операции вычитания, мы будем переводить числа в обратный код и просто находить их сумму. При этом возникает проблема с выходом 1 за разрядную сетку, в этом случае мы прибавляем эту 1 к младшему разряду полученной суммы
Условное обозначение:
9. Описание работы блока перевода в код Грея
Коды Грея легко получаются из двоичных чисел путём побитовой операции «Исключающее ИЛИ» с тем же числом, сдвинутым вправо на один бит. Следовательно, i-й бит кода Грея Gi выражается через биты двоичного кода Bi следующим образом:
где - операция «исключающее ИЛИ» или же «сумма по модулю 2»; биты нумеруются справа налево, начиная с младшего.
Так же можно выделить следующие правила:
1. самая старшая значащая цифра (единица) числа в коде Грея совпадает с самой старшей значащей цифрой этого же числа в двоичном коде;
2. цифра в любом другом, более младшем разряде числа в коде Грея:
а) совпадает с соответствующей цифрой числа в двоичном коде, если слева от данной цифры в коде Грея имеется четное количество единиц;
б) совпадает с отрицанием соответствующей цифры в двоичном коде, если слева от данной цифры в коде Грея имеется нечетное количество, единиц
Код Грея является кодом с обменом единицей, т.е. при последовательном переходе от одной цифры этого кода к другой всегда изменяется только один из двоичных разрядов.
Поробуем реализовать перевод обычного двоичного чила в число, представленным кодом Грея.
Возьмем двоичное число 11002. Попробуем перевести его:
G0 = A0 A1 = 0
G1 = A1 A2 = 1
G2 = A2 A3 = 0
G3 = A30 = 1
Сверимся с приведенной таблицей выше и увидем, что все работает, число 1100 соответствует числу 1010 представленному в коде Грея.
10. Временная диаграмма
На временной диаграмме будет изображается: куда и в какое время подается сигнал, в нашем случае эти сигналы можно назвать управляющими. Длительность сигнального импульса определяется максимальным временем прохождения сигнала между любыми элементами памяти.
Временная диаграмма работы АЛУ.
1. 1й такт - запись в регистры RG (1 - 2)
2. 2-3й такт - увеличение коэффициента А и В, а также обработка значений компоратором.
3. 4й такт - запись в регистры RG (3-4).
4. 5й такт - Суммирование и Разность А и В.
5. 6й такт - Запись в регистр RG(5).
Первый импульс предназначен для регистров 1-2. На них посылается только перывй импульс.
(0001).
F = 01000000.
Получим функцию
Далее, мы получим нечто подобное:
В целом схема линейна и все последющие функции получаться аналогичными.
F = 00100000.
Получим функцию
F = 00010000.
Получим функцию
F = 00001000.
Получим функцию
F = 00000100.
Получим функцию
Заключение
компаратор комбинационный сумматор
В ходе выполнения курсового проекта была построена схема устройства для вычисления функции F = 11A± 5B.
В данной работе были разработаны схемы устройств, входящих в состав АЛУ: сумматоров, триггеров, регистров. Все элементы были расписаны в базисе импликации, логический 0.
Данное устройство может использоваться в различных применениях, где требуется выполнение заданной операции.
Список использованной литературы
Проектирование цифровых систем на комплектах микропрограммируемых БИС. Под редакцией В.Г. Колесникова.
Сергеев Н.П., Вашкевич Н.П. Основы вычислительной техники. - М.: Высшая школа.
Угрюмов Е.П. Проектирование элементов и узлов ЭВМ.
Фистер М. Логическое проектирование цифровых вычислительных машин.
Каган Б.М. «Электронные вычислительные машины и системы» / Б.М. Каган - М.: Радио и связь, 1992, - 422 с.
Нешумова К.А. «Электронные вычислительные машины и системы» - М.: Высш.шк., 1989.-366 с.
Стрыгин В.В., Щарев Л.С «Основы вычислительной, микропроцессорной техники программирования» - М.: Высш.шк., 1989. -479с
Размещено на Allbest.ru
Подобные документы
Алгоритм реализации арифметической операции и разработка блок-схемы устройства. Составление и минимизация логических выражений работы блоков. Логическая схема регистра, сумматора, сдвига и мультиплексора. Анализ и синхронизация работы устройства.
курсовая работа [1,2 M], добавлен 27.02.2014Разработка функциональных схем основных узлов сумматора-умножителя. Минимизация функции алгоритмом Рота. Поиск простых импликант. Минимизация картами Карно-Вейча. Эффективность минимизации. Логический синтез комбинационного устройства с шестью входами.
контрольная работа [36,3 K], добавлен 31.03.2013Определение принципов работы с САПР Xilinx WebPACK. Особенности проектирования простейших комбинационных схем на базе ПЛИС. Описание устройства на языке VHDL, набор тестовых воздействий и временные диаграммы его работы. Размещение устройства на кристалле.
лабораторная работа [318,7 K], добавлен 28.05.2012Cтpyктypнaя модель функционирования пapикмaxepcкoй: описание временной диаграммы и Q-схемы системы. Разработка машинной имитационной модели на специализированном языке GPSS: составление блок-схемы, детализированного алгоритма и листинга программы.
курсовая работа [425,1 K], добавлен 02.07.2011Составление алгоритма сортировки линейной вставкой. Понятие однонаправленного циклического списка символов, реализация процедуры подсчета суммы элементов и составление алгоритма. Прямое представление дерева, алгоритм работы с ним на абстрактном уровне.
контрольная работа [32,8 K], добавлен 20.01.2012Процесс моделирования работы САПР: описание моделирующей системы, разработка структурной схемы и Q-схемы, построение временной диаграммы, построение укрупненного моделирующего алгоритма. Описание математической модели, машинной программы решения задачи.
курсовая работа [291,6 K], добавлен 03.07.2011Использование DirectX для решения задач по выводу и обработке графики в Microsoft Windows. Описание используемых DirectX-функций. Исходный текст отлаженной программы. Техника работы с окнами. Результаты работы программы, составление алгоритма, листинг.
контрольная работа [226,0 K], добавлен 18.05.2014Строение и принцип действия упрощенной модели автоматического вычислителя типа программируемого микрокалькулятора. Составление блок-схемы алгоритма вычисления. Синтез счетчика с параллельным переносов на основе JK-триггеров; схема запуска устройства.
курсовая работа [590,4 K], добавлен 04.08.2014Характеристика микроконтроллеров и их применение в электронных устройствах. Составление электрической структурной и функциональной схем. Описание элементной базы: кварцевые резонаторы, излучатель звука, компаратор, диоды. Порядок работы устройства.
курсовая работа [1,1 M], добавлен 12.07.2009Создание модели распределенного банка данных на базе двух ЭВМ, соединенных каналом связи. Определение емкости накопителей перед компьютерами и обеспечение безотказной работы системы. Составление временной диаграммы и схемы моделирующего алгоритма.
курсовая работа [830,5 K], добавлен 28.06.2011
