Размещено на http://www.allbest.ru/

СОДЕРЖАНИЕ

• ВВЕДЕНИЕ
• 1. СПЕЦИАЛЬНАЯ ЧАСТЬ
• 1.1 Требования к вычислительному модулю
• 1.2 Разработка функциональной схемы ячейки
• 1.3 Разработка принципиальной электрической схемы ячейки
• 1.3.1 Выбор элементной базы
• 1.3.2 Описание электрической принципиальной схемы
• 1.4 Расчет тока потребления ФЯ вычислительного модуля
• 1.5 Разработка программного обеспечения дешифратора
• 1.6 Разработка программы для тестирования устройства
• 2. КОНСТРУКТОРСКО-ТЕХНОЛОГИЧЕСКАЯ ЧАСТЬ
• 2.1 Разработка ТЗ на конструкцию ФЯ вычислительного модуля для устройства цифровой обработки сигналов
• 2.2 Конструкторско-технологический анализ элементной базы ФЯ ячейки вычислительного модуля
• 2.3 Выбор способа охлаждения ФЯ вычислительного модуля
• 2.4 Выбор компоновочной схемы и несущих конструкций ФЯ вычислительного модуля
• 2.5 Разработка конструкции ФЯ вычислительного модуля
• 2.5.1 Расчет площади печатной платы
• 2.5.2 Разработка конструкции печатной платы
• 2.6 Расчет надежности по внезапным отказам ФЯ вычислительного модуля
• 2.7 Расчет вибропрочности конструкции ФЯ вычислительного модуля
• 2.8 Оценка технологичности конструкции ФЯ вычислительного модуля
• 2.9 Технологический процесс сборки и монтажа ФЯ вычислительного модуля
• 2.10 Разработка специальной технологической оснастки
• 3. ЭКОНОМИЧЕСКАЯ ЧАСТЬ
• 3.1 Обоснование целесообразности разработки ячейки вычислительного модуля
• 3.2 Определение трудоемкости и планирование разработки
• 3.3 Определение затрат, себестоимости и цены ОКР
• 3.4 Определение себестоимости и цены новой техники
• 3.5 Определение затрат на эксплуатацию новой техники
• 3.6 Определение и оценка показателей экономической эффективности разработки
• 4. ОХРАНА ТРУДА И ОКРУЖАЮЩЕЙ СРЕДЫ
• 4.1 Анализ условий труда разработчика
• 4.1.1 Микроклимат
• 4.1.2 Расчет показателей теплового состояния человека
• 4.1.3 Электрический ток (повышенное напряжение)
• 4.2 Разработка мероприятий по уменьшению отрицательного воздействия неблагоприятного микроклимата и защите от воздействия электрического тока (повышенного напряжения)
• ЗАКЛЮЧЕНИЕ
• СПИСОК ИСПОЛЬЗУЕМЫХ ИСТОЧНИКОВ
• ПРИЛОЖЕНИЯ


ВВЕДЕНИЕ

Цифровая обработка сигналов является одной из наиболее быстро развивающихся областей техники, обеспечивающих общий прогресс радиолокации в последнее время.

Переход к многофункциональным РЛС диктуют повышенные требования к многорежимности и универсальности используемых устройств обработки сигналов [1]. В подобных РЛС устройство обработки сигналов (УОС) обеспечивает прием и обработку в реальном масштабе времени радиолокационных сигналов, отраженных от целей, и предназначено для обеспечения следующих основных режимов работы РЛС:

· обнаружение целей;

· сопровождение целей.

Упрощенная структурная схема РЛС представлена на рисунке 1.

Рисунок 1 - Упрощенная структурная схема РЛС

Передатчик РЛС вырабатывает сигнал, который попадает в приемо-передающую антенну и излучается. Сигнал отражается от цели и воспринимается приемо-передающей антенной. Далее принимаемый сигнал поступает на СВЧ приемник, где происходит пространственная селекция, усиление сигнала и понижение несущей частоты до величин, удобных для дальнейшей обработки. Устройство обработки сигналов (УОС) реализует следующие операции:

· оптимальная частотно-временная фильтрация сигналов;

· предварительное обнаружение полезных сигналов;

· измерение координат, соответствующих обнаруженным сигналам;

· вычисление сигналов ошибок по угловым координатам, дальности и скорости для сопровождаемых целей.

Результаты обработки передаются в вычислительный комплекс, в задачи которого входит сопровождение целей и управление всеми устройствами РЛС.

Устройство обработки сигналов состоит из несколько взаимосвязанных частей. Структурная схема УОС представлена на рисунке 2.

Рисунок 2 - Структурная схема УОС

Основными функциями первого блока являются управляемое усиление, формирование полосы сигналов, обрабатываемых в цифровом виде, и аналого-цифровое преобразование сигналов. После этого, сигналы поступают на блок цифровой обработки сигналов через цифровой фильтр.

Блок цифровой обработки сигналов состоит из функциональных блоков (ячеек): входной коммутатор, вычислительный модуль, устройство управления (Host процессор), синхронизатор блока и ячейка индикации. Структурная схема блока приведена на рисунке 3.

Входной информационный сигнал поступает от АЦП на входной коммутатор, который распределяет информацию на четыре вычислительных модуля.

Вычислительные модули выполняют задачу обработки цифрового сигнала.

Рисунок 3 - Структурная схема блока ЦОС

Синхронизатор блока осуществляет общее тактирование ячеек. Тактирование системы определяется режимом работы и глобальными тактовыми сигналами, поступающими от центрального синхронизатора.

Устройство управления блока цифровой обработки сигналов выполняет следующие функции:

1) прием и обработка управляющей информации, поступающего по каналу обмена от центрального вычислительного комплекса;

2) формирование и выдача управляющей информации для всех узлов блока;

3) прием результатов от вычислительных модулей и передача итоговой информации в центральный вычислительный комплекс.

Ячейка индикации отображает состояние исправности/неисправности всех узлов блока.

Функционирование блока происходит в режиме конвейера. Основные этапы:

· принятие входной информации;

· обработка информации;

· выдача обработанной информации.

В данном дипломном проекте рассматривается разработка ячейки вычислительного модуля. Разрабатываемое устройство является одним из главных звеньев в блоке цифровой обработки сигналов.



1. СПЕЦИАЛЬНАЯ ЧАСТЬ

1.1 Требования к вычислительному модулю

Устройство предназначено для осуществления обработки цифровых сигналов. Напряжение питания ячейки 5В, потребляемый ток не более 7,5 А, тактовая частота 50 МГц.

Устройство должно обрабатывать информацию, поступающую от аналого-цифрового преобразователя (АЦП), разрядность входных слов - 10.

Требования к конструкции ячейки вычислительного модуля приведены в ТЗ на ее разработку.

1.2 Разработка функциональной схемы ячейки

Функциональная схема ячейки вычислительного модуля представлена в Приложении А.

Функциональная схема ячейки состоит из следующих элементов:

1) восемь процессорных элементов осуществляют обработку информации, поступающей от АЦП через контроллер;

2) контроллер управления осуществляет распределение информации, поступающей от АЦП по процессорам;

3) дешифратор управляющих сигналов осуществляет преобразование входных сигналов в определенные выходные для других элементов ячейки;

4) буферы адреса, данных, сигналов управления, флагов, входной информации, необходимые для корректной передачи сигналов;

5) приемник высокоскоростной дифференциальной линии необходим для обработки низкоуровневого дифференциального сигнала;

6) источник тактовой частоты необходим для функционирования процессоров и дешифратора.

На ячейку вычислительного модуля через входной коммутатор приходит информация от АЦП, которую нужно обработать. В каждом слове, поступающем от АЦП, десять разрядов, восемь из которых информационные, а два - служебные. Т.е. на информационный вход контроллера непрерывно поступает по десятиразрядной параллельной шине информация. Девятый и десятый разряды контроллер выделяет и использует для своей работы, а разряды с первого по восьмой он распределяет по четырехразрядной шине между процессорами в соответствующий момент времени. На процессоры контроллер выдает информацию в следующем виде:

- 1-е слово содержит 31-28 разряды 32-х разрядного слова;

- 2-е слово содержит 27-24 разряды 32-х разрядного слова;

- 3-е слово содержит 23-20 разряды 32-х разрядного слова;

- 4-е слово содержит 19-16 разряды 32-х разрядного слова;

- 5-е слово содержит 15-12 разряды 32-х разрядного слова;

- 6-е слово содержит 11-8 разряды 32-х разрядного слова;

- 7-е слово содержит 7-4 разряды 32-х разрядного слова;

- 8-е слово содержит 3-0 разряды 32-х разрядного слова.

Все восемь процессоров получают от Host процессора по шинам адреса и данных пакет управляющей информации, содержащий необходимые данные о выбранном способе обработки информации, поступающей от АЦП через контроллер.

После обработки информации каждый процессор выставляет флаг о готовности или неисправности, сигналы поступают на дешифратор, который обрабатывает их и выставляет флаг готовности или неисправности для всех процессоров. Результат обработки информации передается с процессоров по шине данных через дешифратор на Host процессор. При необходимости, через Link-порты можно считать предварительные результаты обработки информации. На дешифратор также поступают сигналы управления, которые распределяются по элементам ячейки. Также дешифратор управляет направлением передачи буфера данных между Host процессором и ячейкой и выполняет функцию дешифрирования адреса.

1.3 Разработка принципиальной электрической схемы ячейки

1.3.1 Выбор элементной базы

Одним из важных вопросов обеспечения высоких характеристик ячейки вычислительного модуля и блока цифровой обработки сигналов является выбор элементной базы. При выборе элементной базы возможны два подхода:

· использование элементной базы, используемой ранее;

· использование новой перспективной элементной базы.

В первом случае отсутствует проблема освоения новых элементов, и процесс разработки может быть ускорен, но характеристики устройства останутся прежними. Во втором случае подход является прогрессивным, но более трудоемким.

Выбор новой элементной базы обуславливается также тем, что разработка новой техники является длительным процессом, и необходимо обеспечить ее передовой уровень на несколько лет вперед.

При выборе элементной базы ячейки вычислительного модуля необходимо руководствоваться следующими критериями:

· обеспечение высокой производительности;

· возможность решения разноплановых задач;

· преемственность в других устройствах блока.

В данном дипломном проекте использована импортная элементная база. Выбор зарубежной элементной базы обуславливается ее быстродействием, высокой производительностью, надежностью, наличием полной документации на изделия и эффективностью. По этим параметрам импортная элементная база намного превосходит отечественную. Далее приведем краткое описание компонентов.

Процессорный элемент

Главным функциональным устройством ячейки вычислительного модуля является процессорный элемент. В качестве процессорного элемента используем цифровой сигнальный процессор ADSP TS201S семейства Tiger SHARC фирмы Analog Devices. Также целесообразно использовать данный процессор для унификации элементов по номенклатуре в блоке. Процессор ADSP-TS201S основан на статической суперскалярной архитектуре, которая совмещает в себе функции архитектур RISC, VLIW и стандартных цифровых сигнальных процессоров [2]. Аппаратная поддержка типов данных с фиксированной и плавающей точкой в комбинации с передовыми возможностями мультипроцессорной обработки позволяет процессору Tiger SHARC обеспечивать непревзойденную производительность в операциях цифровой обработки сигналов. Процессор обладает следующими характеристиками:

· тактовая частота до 600 МГц;

· производительность 1500 MFLOPs на Ватт;

· разрядность 64 бита;

· поддержка мультипроцессорных систем;

· операции с данными с плавающей и фиксированной запятой;

· возможность параллельного выполнения до четырех 32-разрядных команд за один цикл;

· возможность отладки программного обеспечения на ячейке.

Процессор имеет двойной вычислительный блок, позволяющий реализовывать набор SIMD инструкций (одиночный поток команд, множество потоков данных), обеспечивающих параллелизм на уровне данных. Статическая суперскалярная архитектура предоставляет возможность выполнять несколько математических операций за один процессорный цикл (до четырёх инструкций за цикл). Другие особенности процессора:

· время выполнения инструкции 1,67 нс;

· операции умножения могут производиться одновременно (до восьми 16 битных операций умножения в формате с фиксированной запятой) и реализуются посредством векторных вычислений;

· память организована в шесть блоков по 4 Мбит каждый, блок содержит 128 килослов при 32 битах;

· четыре независимых 128-битных шины данных, каждая из которых подключена к 4 мегабитным банкам памяти.

· поддерживается мультипроцессорный режим (до 8 процессоров).

Процессоры в таком режиме имеют общую шину, общее унифицированное адресное пространство, возможность работы с другими мультипроцессорными группами.

Начальная загрузка процессора может быть осуществлена одним из четырех способов: загрузка из флэш-памяти (через внешний порт), Host загрузка (через внешний процессор), загрузка через линк-порт и отсутствие начальной загрузки (No boot). В нашем случае вид загрузки определяется комбинацией соединения выводов процессора (strap mode pins). После этого процессор загружает программу начальной загрузки, содержащей 256 слов стартовой информации.

Токи потребления:

- ток потребления 0,05А при напряжении питания +1,05В;

- ток потребления 0,25А при напряжении питания +1,5В;

- ток потребления 0,15А при напряжении питания +2,5В.

Дешифратор

Дешифратор управляющих сигналов осуществляет преобразование входных сигналов в определенные выходные для других элементов ячейки.

Для реализации дешифратора удобно использовать программируемые логические интегральные схемы (ПЛИС). Такие микросхемы позволяют изменять функционал устройства за счет изменения программного обеспечения, без изменения аппаратной части.

В качестве микросхемы для реализации дешифратора выбираем микросхему EPM7256 семейства MAX7000 фирмы Altera. Микросхема обладает следующими основными характеристиками:

· количество логических вентилей - 5000;

· количество макроячеек - 256;

· число программируемых выводов - 164 [3].

Ток потребления равен 10,3мА при напряжении питания +3,3В.

Контроллер управления

Контроллер управления осуществляет распределение информации, поступающей от аналого-цифрового преобразователя (АЦП) через входной коммутатор, по процессорам.

Для реализации контроллера также используем ПЛИС. В качестве микросхемы для реализации выбираем микросхему EP2C15A семейства Cyclone II фирмы Altera. Основные характеристики микросхемы:

· количество логических ячеек - 14448;

· число программируемых выводов - 315 [4].

Токи потребления:

- ток потребления 29мА при напряжении питания +1,2В;

- ток потребления 61мА при напряжении питания +2,5В;

- ток потребления 0,3мА при напряжении питания +3,3В.

Микросхема ПЗУ

Контроллер может быть сконфигурирован к загрузке из внешнего стираемого программируемого ПЗУ. В качестве микросхемы памяти начального запуска и программ выбираем микросхему EPCS16 фирмы Altera. Это 16-мегабитное устройство флэш-памяти с тактовой частотой 40 МГц [5].

Ток потребления равен 15мА при напряжении питания +3,3В.

Приемник высокоскоростной дифференциальной линии

С разъема X1 на ячейку приходит LVDS сигнал (низкоуровневый дифференциальный сигнал). Для обработки этого сигнала используем микросхему SN65LVDS2 фирмы Texas Instruments, которая является приемником высокоскоростной дифференциальной линии.

Ток потребления равен 5,5мА при напряжении питания +3,3В [6].

Буфера адреса, данных, сигналов управления

Передача сигналов в ячейке вычислительного модуля осуществляется как от одного вывода микросхемы к другим выводам, так и к разъемам других ячеек блока. Чтобы обеспечить надежную передачу сигналов необходимо использовать специальные шинные приемопередатчики, называемые буферными элементами.

Одной из таких микросхем является микросхема 74GTLPH1645 фирмы Texas Instruments. 74GTLPH1645 является 16-ти битным шинным приемопередатчиком (или двумя 8-ми битными), который реализует преобразование уровней сигналов GTLP-ТТЛ и ТТЛ-GTLP [7]. В зависимости от сигнала на выводе DIR микросхемы информация может передаваться от порта A к порту B, либо наоборот. Вывод OE микросхемы необходим для включения/выключения шинного преобразователя и возможности изоляции шины. Таблица истинности представлена в таблице 1.1.

Таблица 1.1

Таблица истинности микросхемы 74GTLPH1645

Выводы	Выход	Режим
	DIR
H	X	Z	Изоляция шины
L	L	B - A	Передача информации
L	H	A - B

где: H = High - высокий уровень сигнала;

L = Low - низкий уровень сигнала;

X - не имеет значения уровень сигнала;

Z - высокий импеданс выключенного состояния.

Ток потребления равен 40мА при напряжении питания +3,3В.

Еще одна микросхема подобного функционала - 74LVTH16245A фирмы Texas Instruments. Микросхема предназначена для асинхронной передачи информации между двумя шинами данных [8]. Логические уровни вывода управления направлением передачи (DIR) и вывод разрешения передачи активируют восемь выводов B-порта или A-порта. Микросхема передает данные из шины A в шину B, когда выводы B-порта являются активированными, и из шины B в шину A, когда выводы A-порта активированы. Таблица истинности представлена в таблице 1.2.

Таблица 1.2

Таблица истинности микросхемы 74LVTH16245A

Выводы контроля	Выходной канал	Режим
	DIR	Порт A	Порт B
L	L	Задействован	Z	B - A
L	H	Z	Задействован	A - B
H	X	Z	Z	Изоляция шины

Ток потребления равен 5мА при напряжении питания +3,3В.

Формирователь тактовых импульсов

Для функционирования процессора и дешифратора необходима системная тактовая частота. В качестве источника тактовой частоты используем кварцевый резонатор GXO-7531 с током потребления 45мА и напряжением питания +3,3В, выходной частотой 100 МГц [9]. Выходной сигнал источника через нагрузку поступает на микросхему IDT74FCT3807 фирмы IDT, выполняющую функцию формирователя тактовых импульсов 1-10 (clock driver). Ток потребления равен 15,5мА при напряжении питания +3,3В [10]. Функциональная схема формирователя представлена на рисунке 1.1.

Буфер флагов

В качестве буферного элемента для выходных флагов используем микросхему 74LVT244 фирмы Texas Instruments. Данная микросхема является восьмиразрядным буфером и формирователем линии, предназначенной специально для низкоуровневых сигналов +3,3В [11]. Ток потребления равен 8,6мА при напряжении питания +3,3В.



Рисунок 1.1 - Функциональная схема формирователя IDT74FCT3807

Таблица истинности микросхемы представлена в таблице 1.3.

Таблица 1.3

Таблица истинности микросхемы 74LVT244

Входы	Выходы данных
	Входы данных
L	L	L
L	H	H
H	X	Z

Буфер JTAG

Для возможности программирования и отладки программы работы процессора необходимо реализовать подключение через JTAG интерфейс. Для этого используем буфер 74AVC16244 фирмы Philips Semiconductors.

Ток потребления равен 0,1А при напряжении питания +3,3В [12].

Функциональная схема буфера представлена рисунке 1.2.

Для возможности тестирования и отладки программы работы процессора помимо реализации подключения через JTAG интерфейс, необходимо реализовать тактирование процессоров.

Рисунок 1.2 - Функциональная схема буфера 74AVC16244

Для этого используем формирователь тактовых импульсов IDT49FCT3805E фирмы IDT. Функциональная схема формирователя тактовых импульсов представлена на рисунке 1.3 [13]. Устройство состоит из двух блоков формирователей, каждый из которых состоит из пяти выходов, а также имеет вывод управления блоком.

Устройство предназначено для высокоскоростного распространения сигнала тактирования, где качество сигнала является важным параметром.

Ток потребления равен 1,6мА при напряжении питания +3,3В.

Рисунок 1.3 - Функциональная схема формирователя IDT49FCT3805E

Преобразователи напряжения

Для функционирования всех элементов ячейки вычислительного модуля необходимо обеспечить наличие следующих напряжений питания: +5В; +3,3В; +2,5В; +1,5В; +1,2В; +1,05В. Напряжение питания ячейки +5В поступает из блока, а остальные напряжения получим при помощи преобразователей напряжения.

Для получения напряжений +3,3В; +2,5В; +1,5В; +1,2В используем преобразователь MAX1623 фирмы Maxim. Максимальный выходной ток для этой микросхемы составляет 3А, погрешность выходного напряжения не превышает 1%, коэффициент преобразования 95%, ток питания 0,4 мА [14].

В стандартном включении выходное напряжение микросхемы составляет +3,3В. Для получения остальных значений напряжений необходимо использовать подключение вывода FB (Feedback, обратная связь) через соответствующие резисторные делители напряжения.

Для получения напряжения питания +1,05В используем микросхему PTH05060W фирмы Texas Instruments. Максимальный выходной ток для этой микросхемы составляет 10А, диапазон выходного напряжения от +0,8В до +3,6В [15]. Коэффициент преобразования напряжения для +1,05В составляет 86%, ток питания 0,4 мА.

1.3.2 Описание электрической принципиальной схемы

Принципиальная электрическая схема представлена в Приложении Б. На первом листе принципиальной электрической схемы представлены дешифратор (элемент D7); буфер данных, состоящий из двух элементов (D3, D4); буфер адреса, состоящий из двух элементов (D1, D2). С дешифратора через буфер флагов (D9) на Host процессор передаются сигналы FLG1 и FLG2, где FLG1 - флаг готовности всех процессоров, FLG2 - флаг неисправности процессоров. Буфер сигналов управления состоит из двух элементов (D5, D6), управляющие сигналы (RD, START2, HBR, WR, SEL1, SIGN1, SIGN2, RESET, SEL2, SOP2, SOP3, STOP) поступают на буфер от Host процессора. Буфер управляющих сигналов соединен с дешифратором, контроллером и процессорами.

Дешифратор осуществляет выдачу сигналов управления на процессоры (RDIN, WRIN), сигналы прерывания на процессоры (IRQ0, IRQ1, IRQ2, IRQ3), сигналы направления передачи буфера данных.

Буфер данных является двунаправленным и связывает Host процессор и ячейку вычислительного модуля, шина данных соединена с процессорами (D15-D22) через дешифратор. Сигналы на выводы микросхемы, определяющие направление передачи буфера данных (M, ), вырабатываются дешифратором, в зависимости от значений сигналов HBG (разрешение передачи данных по шине), SEL1IN (сигнал обращения Host процессора ко всем ячейкам вычислительного модуля блока цифровой обработки сигналов), RDINT (сигнал чтения).

Однонаправленная шина адреса соединена с несколькими элементами ячейки: с дешифратором, с контроллером (D14), с процессорами.

Все информационные сигналы буферов данных и адреса поступают с разъема X1.

На втором листе принципиальной электрической схемы представлен контроллер, приемник высокоскоростной дифференциальной линии (D12), микросхема ПЗУ (D10), а также буферный элемент (D13).

Устройство флэш-памяти предназначено для хранения программ контроллера. Загрузка информации в микросхему ПЗУ осуществляется через разъем X5.

Информация с ячейки входного коммутатора поступает на контроллер через буферный элемент с разъема X1. Временная диаграмма входной информации представлена на рисунке 1.4.

Рисунок 1.4 - Временная диаграмма входной информации



Где CLK - тактовая частота.

В зависимости от работы блока цифровой обработки сигналов, информация по-разному распределяется между процессорами. Распределение информации между процессорами в общем случае представлено на рисунке 1.5.

Рисунок 1.5 - Распределение информации между процессорами в общем случае

Где LxDAT - данные, передаваемые x-процессору;

LCLKx - тактовая частота передачи данных x-процессору.

Перед началом работы контроллера происходит его программирование. Программирование контроллера осуществляет Host процессор. Диаграмма программирования контроллера представлена на рисунке 1.6.

Рисунок 1.6 - Диаграмма программирования контроллера

В период времени между импульсами SIGN1 и признаком SIGN2 происходит программирование контроллера. На шине AD00..AD02 Host процессор выставляет адрес, на шине DI00..DI09 выставляет данные. Признак SIGN2 запускает контроллер на работу. Каждый раз между импульсом SIGN1 и признаком SIGN2 происходит программирование.

В каждом слове, поступающем от АЦП через входной коммутатор, десять разрядов. Из них восемь разрядов - информационные, а два - служебные.

1-е слово содержит 31-24 разряды 32-х разрядного слова;

2-е слово содержит 23-16 разряды 32 разрядного слова;

3-е слово содержит 15-8 разряды 32-х разрядного слова;

4-е слово содержит 7-0 разряды 32-х разрядного слова.

Первое слово кроме информационных разрядов должно содержать в 9-м разряде признак старшего байта (единица в 9-м разряде). Признак SIGN2 поступает на контроллер в составе информации от входного коммутатора, он может прийти в десятом разряде любого слова. Контроллер должен его выделить и начать работать, т.е. выдать на процессоры информационные разряды по 4-х разрядной шине в соответствующий момент времени.

Таким образом, получив от внешнего коммутатора одно 32-х разрядное слово в виде четырех штук 8-ми разрядных слов, контроллер выдает на процессор восемь штук 4-х разрядных слов. Сигналы на процессоры выдаются уровнями LVDS.

Для организации работы контроллера, на его вход приходит частота с приемника высокоскоростной дифференциальной линии. После включения питания на вход контроллера поступает сигнал сброса (RESETIN). На вход контроллера все сигналы поступают уровнями ТТЛ (КМОП).

На 3-6 листах принципиальной электрической схемы представлены восемь процессорных элементов.

Выбор рабочей частоты процессоров CCLK (core clock) определяется подключением выводов SCLKRAT(2-0) в соответствии с таблицей 1.4.

Таблица 1.4

Определение множителя частоты CCLK процессора

SCLKRAT(2-0)	Множитель n
000 001 010 011 100 101 110 111	4 5 6 7 8 10 12 reserved

Рабочая частота процессора равна произведение выбранного множителя на величину подключаемой входной системной частоты SCLK, т.е. n Ч SCLK. В данном дипломном проекте выбрана рабочая частота процессора равная 250 МГц, т.е. комбинация 001 на выводах SCLKRAT при частоте SCLK равной 50 МГц.

Данные для обработки с контроллера поступают на Link-порты процессоров. Link-порты обеспечивают возможность загрузки и передачи в процессор данных для обработки на фоне решения процессором других задач. Каждый из 4-х дуплексных Link-портов имеет 4 передающих и 4 приемных каналов. Рассмотрим сигналы управления Link-портом.

Для передатчика:

- выводы CLKOP и CLKON - выходы тактового сигнала;

- вывод ACKI - вход сигнала установления связи за контролем потока данных;

- выводы DO3-0 - шина выходных данных.

Для приемника:

- выводы CLKINP и CLKINN - входы принимающего тактового сигнала;

- вывод ACKO - выход сигнала установления связи за контролем потока данных;

- выводы DI3-0 - шина входных данных.

Результат предварительной обработки данных процессорами поступает с Link-портов 1, 2, 3 первого процессора на разъем X2.

Сигнал RESETIN - сигнал сброса, устанавливает процессор в начальное состояние, подается на вывод .

Вывод - вход сигнала сброса по включению питания для внутренней динамической памяти. Вывод необходимо подключить к выводу .

Выводы - входы сигналов прерываний. Если на процессор приходит один из сигналов прерываний, то он начинает его отработку.

Выводы FLAG3-0 - выводы сигналов FLAG (флаг). Сигнал с вывода FLAG0 - сигнал готовности процессора, сигнал с вывода FLAG1 - сигнал неисправности процессора. Эти сигналы поступают на дешифратор. Выводы FLAG2-3 сконфигурированы для программных условий процессора.

Выводы ID2-0 - определяют ID (номер) каждого процессора в многопроцессорной системе. Номера процессоров являются неизменными, и присваиваются каждому процессору на этапе проектирования устройства.

Выводы TCK, TMS, TDI, TDO, , - выводы сигналов JTAG интерфейса, необходимые для отладки программы работы процессора. Вывод TCK - вход тестового тактового сигнала, поступающего с формирователя тестовых тактовых импульсов (D29). Вывод TMS - вход сигнала выбора режима тестирования, вывод - вход сигнала тестового сброса, на вывод TDI поступают входные тестовые данные. Сигналы на эти выводы поступают с буфера JTAG (D30). С вывода TDO передаются выходные тестовые данные, с вывода - сигнал эмуляции. Сигналы с выводов TDO, поступают на буфер JTAG.

Выводы - выводы, необходимые процессорам в многопроцессорной системе для запроса доступа к шине и владению ей. Каждый процессор запускает свою собственную -линию (соответствующую значению его ID2-0 входам) и контролирует все другие. По сигналу определяется, какой из восьми процессоров имеет доступ к шине данных.

Вывод - вход сигнала блокировки. Выставляется Host процессором при возникновении блокировки (безвыходного положения). Ситуация может случаться, когда Host процессор и сигнальный процессор пытаются считать информацию одновременно из одной шины. В таком случае Host процессор подает сигнал на вывод , тем самым принуждая сигнальный процессор освободить шину до завершения невыполненной передачи данных. В данном дипломном проекте сигнал на вывод подается не с Host процессора, высокий уровень сигнала на выводе реализован схемотехнически.

Выводы - входы сигнала запроса прямого доступа к памяти. Высокий уровень сигнала на выводах , также как и на выводе реализован схемотехнически. Тем самым разрешая Host процессору прямой доступ к памяти сигнального процессора по инициализированным каналам.

Сигнал HBRIN - сигнал запроса Host процессора для работы с памятью процессора (для процессора), или запрос на передачу данных (для шинных приемо-передатчиков). Сигнал HBG - ответ на запрос.

Выводы и - соответственно входы сигналов чтения и записи. По сигналу чтения происходит считывание информации из памяти процессора, по сигналу записи происходит запись информации в память процессора.

Вывод ACK - вход/выход сигнала подтверждения приема информации. Процессор может убрать сигнал на выводе ACK, добавляя в состояния ожидания запросы доступа к чтению и записи своей внутренней памяти.

Все не используемые выводы процессоров соединены по рекомендуемым фирмой-производителем Analog Devices схемам.

На седьмом листе принципиальной электрической схемы представлены преобразователи напряжения (D24, D25, D26, D31, D32, D33), источник тактовой частоты (D23), формирователь тактовых импульсов (D27), а также микросхемы для возможности программирования и отладки программы работы процессора: буфер JTAG (D30) и формирователь тестовых тактовых импульсов (D29).

Возможность отладки рабочих программ реализована с помощью JTAG интерфейса. Подключение процессоров к внешнему компьютеру по JTAG интерфейсу осуществляется через стандартный 14-ти контактный разъем X6, представленный на рисунке 1.7.

Рисунок 1.7 - 14-ти контактный JTAG разъем

Выводы разъем X6 соединены с соответствующими выводами процессоров через буфер JTAG.

Формирователь тактовых импульсов обеспечивает тактирование процессоров и дешифратора.

Рассмотрим схемы преобразователей напряжения.

Напряжения питания +3,3В, +2,5В, +1,5В, +1,2В формируются на микросхемах MAX1623. При стандартной схеме включения, которая представлена на рисунке 1.8, выходное напряжение равно +3,3В.

Рисунок 1.8 - Стандартная схема включения микросхемы MAX1623

Для получения необходимого выходного напряжения необходимо организовать обратную связь через делитель напряжения. Обратная связь подключается к выводу FB микросхемы. Схема включения микросхемы с обратной связью представлена на рисунке 1.9.

Рисунок 1.9 - Схема включения микросхемы MAX1623 с обратной связью

В соответствие с документацией на микросхему для каждого номинала выходного напряжения выбираем значения сопротивлений Rs1 и Rs2, в данном случае R193 = 909 Ом и R194 = 10кОм.

Напряжение питания +1,05В формируется на микросхемах PTH05060W. Микросхема преобразует напряжение +5В в напряжение от +0,8В до +3,6В, в зависимости от номинала резистора Rset в стандартной схеме включения микросхемы, которая представлена на рисунке 1.10.



Рисунок 1.10 - Стандартная схема включения микросхемы PTH05060W

На рисунке 1.10 Rset = R182 + R185.

В соответствие с документацией на микросхему рассчитаем Rset для выходного напряжения +1,05В:

Таким образом:

На последнем листе принципиальной электрической схемы расположены развязывающие конденсаторы для каждого напряжения питания.

1.4 Расчет тока потребления ФЯ вычислительного модуля

Для того, чтобы рассчитать ток потребления ФЯ вычислительного модуля необходимо, для каждого номинала питания (VCC; +3,3В; +2,5В; +1,5В; +1,2В; +1,05) просуммировать потребляемый ток по всем элементам. Далее необходимо учесть коэффициент преобразования напряжения для каждого номинала относительно VCC (+5В). Таким образом, потребляемый ток ФЯ вычислительного модуля рассчитывается по формуле:



где: I_powУx - суммарный потребляемый ток для каждого номинала питания;

з_x - коэффициент преобразования для каждого номинала питания.

Суммарный потребляемый ток для каждого номинала питания равняется:

где: n_i - количество микросхем с одинаковым значением тока потребления;

I_i - ток, потребляемый i-й микросхемой.

Согласно перечню элементов, представленному в Приложении В, следует распределить микросхемы по группам с соответствующими номиналами напряжений.

· VCC: D24, D25, D26, D31, D32, D33;

· +3,3В: D1, D2, D3, D4, D5, D6, D7, D9, D10, D12, D13, D14, D23, D27, D29, D30;

· +2,5В: D14, D15-D22;

· +1,5В: D15-D22;

· +1,2В: D14;

· +1,05В: D1-D5, D15-D22.

Таким образом, потребляемый ток ФЯ вычислительного модуля равен:

Определим потребляемую мощность ФЯ по формуле:

где: I - потребляемый ток ФЯ;

U - напряжение питания ФЯ.

Таким образом:

1.5 Разработка программного обеспечения дешифратора

Для разработки проекта ПЛИС дешифратора в данном дипломном проекте используется САПР MAX+plus II фирмы Altera.

Графический файл проекта представлен на рисунках 1.11а, 1.11б, 1.11в, 1.11г.

На рисунке 1.11а изображен элемент DCVM1, все сигнальные входы микросхемы, а также выходные сигналы микросхемы.

Вход input[4..1] представляет собой разряды шины адреса AD26…AD29 процессора. Входы csb, csh, hbg, rdhost, wrhost являются приемниками управляющих сигналов SEL2IN, SEL1IN, HBG, RDINT, WRINT соответственно. Сигнал SEL2IN - сигнал обращения Host процессора к ячейке вычислительного модуля, сигнал SEL1IN - сигнал обращения Host процессора ко всем ячейкам вычислительного модуля блока цифровой обработки сигналов, сигнал HBG - разрешение передачи данных по шине (ответ на HBR), сигнал RDINT - сигнал чтения информации из процессора, сигнал WRINT - сигнал записи информации в память процессора. Входы sop2, sop3, stop, signal1, signal2 необходимы для формирования сигналов прерывания для процессора. Входы fl01…fl08 являются входами сигналов готовности процессоров, входы fl11…fl18 - входы сигналов неисправности процессоров, вход flidc - вход сигнала от Host процессора. Вход 100m - вход сигнала тактовой частоты, входы start и reset являются приемниками управляющих сигналов START и RESETIN соответственно.

Выход cskpi - выход сигнала обращения к контроллеру с дешифратора. Выход mdan - выход сигнала управления шиной данных. Сигнал поступает на вывод DIR микросхем буфера данных, в зависимости от уровня сигнала, буфер пропускает данные либо от Host процессора на ячейку, либо наоборот. Таблица истинности микросхемы представлена в таблице 1.1. Выходы irq0…irq3 - выходы сигналов прерывания для процессоров. Выходы fl0, fl1 - выходы сигналов готовности и неисправности для Host процессора соответственно, выход fl2 - выход сигнала начала работы для процессоров.

На рисунке 1.11б представлена реализация двунаправленной шины данных. На рисунках 1.11в и 1.11г представлены схемы формирования сигналов чтения/записи для процессоров (rdin/wrin), а также флага fl3.

Рисунок 1.11а - Графический файл проекта



Рисунок 1.11б - Графический файл проекта

Рисунок 1.11в - Графический файл проекта

Рисунок 1.11г - Графический файл проекта

Элемент DCVM1 представляет собой макромодель, функционал которой реализован на языке VHDL. Текст программы представлен в Приложении Г.

Программа представляет собой процессы формирования выходных сигналов в зависимости от уровня входных сигналов.

В начале программы происходит подключение всех необходимых библиотек, а также описание входных и выходных портов. Далее, непосредственно, следует описание процессов формирования выходных сигналов. Блок-схема алгоритма программы макромодели DCVM1, представлена на рисунке 1.12.

Рисунок 1.12 - Блок-схема алгоритма программы макромодели DCVM1

Процесс i1 формирует сигналы обращения к контроллеру в зависимости от сигналов на входах input[4…1], а также от сигналов обращения Host процессора ко всем ячейкам вычислительного модуля блока цифровой обработки сигналов или к определенной ячейке в частности.

В зависимости от управляющих сигналов SOP2, STOP, SOP3, SIGN1 и SIGN2, приходящих на дешифратор, в процессе i2 формируются сигналы прерываний для процессоров IRQ0, IRQ1, IRQ2 и IRQ3.

В процессах i3, i4, i5 формируются сигналы флагов FL0, FL1,FL2. Флаг FL0 - флаг готовности процессоров, он будет выставлен только в том случае, если будут выставлены все флаги FL01…FL08 на процессорах, что соответствует их готовности. Флаг FL1 - флаг неисправности процессоров, он будет выставлен в том случае, если выставлен, хотя бы один из флагов неисправности FL11…FL18 на процессорах.

В процессе m1 формируется сигнал управления шиной данных. Управление шиной данных происходит двумя сигналами - HBG и MDAN, которые поступают на выводы и DIR буфера данных. Если Host процессор обращается к ячейкам вычислительного модуля устройства цифровой обработки сигналов и разрешена передача данных по шине, а также сигнал RDINT (вывод rdhost) равен нулю, т.е. происходит передача данных от ячейки к Host процессору, то сигнал MDAN равен единице. При передаче данных от ячейки к Host процессору сигнал MDAN равен нулю.

Для моделирования работы дешифратора используем программный модуль MAX+plus II Simulator (симулятор). Симулятор MAX+plus II проверяет логические операции и внутренние временные соотношения проекта, позволяет смоделировать работу проекта перед тем, как запрограммировать его в микросхему [16]. Временные диаграммы проекта представлены на рисунке 1.13.

Рисунок 1.13 - Временные диаграммы (начало)

Рисунок 1.13 - Временные диаграммы (окончание)



1.6 Разработка программы для тестирования устройства

Программа для тестирования устройства должна выполнять проверку отработки всех прерываний процессором, а также выполнять проверку передачи информации по Link-порту. Блок-схема алгоритма тестовой программы представлена на рисунке 1.14.

Сначала происходит инициализация работы процессора: устанавливается адрес возврата из прерывания, разрешается кэш-память в каждом блоке памяти, устанавливается рабочая частота. Далее необходимо установить вектора прерываний: IRQ3, IRQ2, IRQ1, IRQ0. Для того чтобы программа имела неограниченный доступ ко всем процессорным ресурсам, необходимо установить режим супервизора процессора.

Перед тем как начать проверку отработки прерываний процессором, необходимо произвести конфигурацию флагов FLAG0 и FLAG1 как выходных, где FLAG0 - флаг готовности процессора, FLAG1 - флаг неисправности; флаги FLAG2 и FLAG3 - входы сигналов START и SIGN1/SIGN2 соответственно.

Далее начинается работа по подготовке процессора к отработке прерываний - производится установка прерываний: разрешается IRQ3 (SIGN1/SIGN2) и выставляется запрет IRQ2 (SOP3), IRQ1 (STOP), IRQ0 (SOP2); производится установка флагов: FLAG0=0, FLAG1=0. Также необходимо провести инициализацию Link-порта 0 на прием информации. После чего процессор устанавливается в режим ожидания прерывания IRQ3.

По приходу на процессор сигнала прерывания IRQ3, начинается его обработка, осуществляется сброс всех прерываний. Далее производится установка прерываний - разрешается IRQ0, а также анализ флага FLAG3. По значению сигнала FLAG3 определяется, какой сигнал пришел на процессор - SIGN1 или SIGN2. Если FLAG3=0, то на процессор пришел сигнал SIGN1 - происходит установка флагов: FLAG0=1, FLAG1=0.



Рисунок 1.14 - Блок-схема алгоритма тестовой программы (начало)



Рисунок 1.14 - Блок-схема алгоритма тестовой программы (окончание)

Если FLAG3=1, то на процессор, соответственно, пришел сигнал SIGN2 - происходит установка флагов: FLAG0=0; разрешается передача информации по Link-порту 0; производится установка прерываний - разрешается IRQ2 и выставляется запрет IRQ3, IRQ0.

После обработки IRQ3 начинается обработка прерывания IRQ0, осуществляется сброс всех прерываний. Далее производится установка прерываний - разрешается IRQ2 и выставляется запрет IRQ3, IRQ0, а также установка флагов: FLAG0=1, FLAG1=0. После этого выполняется проверка слова, записавшегося по Link0. Если слово записалось правильно - происходит установка флагов: FLAG0=0.

Далее процессор переходит к отработке прерывания IRQ2, осуществляется сброс всех прерываний. Производится установка прерываний - разрешается IRQ1 и выставляется запрет IRQ2, а также установка флагов: FLAG0=0, FLAG1=0. После чего процессор устанавливается в режим ожидания прерывания IRQ1.

По приходу на процессор сигнала прерывания IRQ1, начинается его обработка, осуществляется сброс всех прерываний. Далее производится установка прерываний - выставляется запрет IRQ1, а также установка флагов: FLAG0=1, FLAG1=1. Необходимо провести проверку записи информации в блоки памяти процессора. Карта памяти процессора ADSP-TS201S представлена на рисунке 1.15. Для проверки записи информации выбираются два адреса, соответствующие первому блоку памяти (INTERNAL MEMORY BLOCK 0), и по ним происходит запись. Далее адреса изменяются на адреса следующих блоков памяти, и по каждому из них происходит запись информации. После того, как произведена запись в последний блок памяти (INTERNAL MEMORY BLOCK 10), тестовая программа прекращает свою работу.

Программа для тестирования устройства TESTPRC.asm выполнена на языке Assembler в среде программирования VisualDSP++ 4.5.

Рисунок 1.15 - Карта памяти процессора ADSP-TS201S



Текст программы представлен в Приложении Д.

Выводы:

В данной главе дипломного проекта:

· разработаны функциональная и принципиальная схемы ячейки вычислительного модуля для блока цифровой обработки сигналов;

· выбрана соответствующая элементная база;

· выполнен расчет потребляемой мощности ФЯ;

· разработан проект ПЛИС дешифратора в САПР MAX+plus II фирмы Altera;

· разработана программа для тестирования устройства, которая выполняет проверку отработки всех прерываний процессором, а также выполняет проверку передачи информации по Link-порту. Программа выполнена в среде программирования VisualDSP++ 4.5 на языке Assembler.



2. КОНСТРУКТОРСКО-ТЕХНОЛОГИЧЕСКАЯ ЧАСТЬ

2.1 Разработка ТЗ на конструкцию ФЯ вычислительного модуля для устройства цифровой обработки сигналов

Технические требования.

1) Состав изделия и требования к его конструкции.

Исходные данные:

Схема электрическая принципиальная (Э3) и перечень элементов (ПЭ3).

Базовая несущая конструкция:

- габаритные размеры: 233,35Ч160 мм;

- максимальная высота элементов на плате: не более 14,5 мм;

- места установки разъемов определяются БНК;

- установка планки: место установки планки определяется БНК, размер 261,8Ч20,2 мм или по ширине кратный 20,2 мм;

- тип разъемов: вилка 02 01 160 2101, розетка угловая 617C037SAJ221, вилка PLD-10, вилка PLD-14;

- число слоев МПП: не более 16;

- класс точности МПП: 4.

2) Требования к надежности.

Вероятность безотказной работы за 48 часов: 0,99.

Среднее время наработки до отказа должно быть не менее 6500 часов.

3) Требования к уровню унификации и стандартизации.

Использование БНК

4) Требования к безопасности.

Изделие должно быть электробезопасно в условиях производства при эксплуатации и обслуживании.

5) Условия эксплуатации.

· группа аппаратуры 1.3;

· температура окружающей среды: минус 50 єC ч 65 єC;

· предельно высокая относительная влажность воздуха при температуре 25 єC - (95±3)%;

· давление: от 1,2·10⁴ Па (90 мм рт. ст.);

· частота вибраций: 5 ч 25 Гц;

· ускорение при ударе: 98,1 м/с² (10 g);

· длительность ударного ускорения: 5 ч 10 мс;

· частота ударов: 40 ч 80 мин^-1;

· ускорение вибраций: 19,62 м/с² (2 g);

· принудительный обдув восходящим потоком воздуха t = 15єC.

2.2 Конструкторско-технологический анализ элементной базы ФЯ ячейки вычислительного модуля

Микросхемы:

· 74GTLPH1645DGGR

- количество: 5;

- площадь микросхемы: 6,2 Ч 14,1 = 87,42 мм²;

- корпус: TSSOP (пластмассовый малогабаритный типа SO);

- количество ножек: 56;

- температурный диапазон: от -40 до 85 єC;

· SN74LVTH16245ADGG

- количество: 2;

- площадь микросхемы: 6,2 Ч 12,6 = 78,12 мм²;

- корпус: TSSOP;

- количество ножек: 48;

- температурный диапазон: от -40 до 85 єC;

· EPM7256AEQI208-7

- количество: 1;

- площадь микросхемы: 30,6 Ч 30,6 = 936,36 мм²;

- корпус: PQFP (пластмассовый корпус, ножки которого расположены по всем 4-м сторонам);

- количество ножек: 208;

- температурный диапазон: от -40 до 85 єC;

· 74LVT244MTC

- количество: 1;

- площадь микросхемы: 8,13 Ч 13,72 = 111,54 мм²;

- корпус: Ceramic Flatpacks (W) (керамический плоский корпус с двухрядным расположением выводов);

- количество ножек: 20;

- температурный диапазон: от -40 до 85 єC;

· EPCS16SI8

- количество: 1;

- площадь микросхемы: 4,9 Ч 3,9 = 19,11 мм²;

- корпус: 8-SOIC;

- количество ножек: 8;

- температурный диапазон: от -40 до 85 єC;

· SN65LVDS2DBV

- количество: 1;

- площадь микросхемы: 3 Ч 1,7 = 5,1 мм²;

- корпус: SOT23-5;

- количество ножек: 5;

- температурный диапазон: от -40 до 85 єC;

· EP2C15AF484C6

- количество: 1;

- площадь микросхемы: 23 Ч 23 = 529 мм²;

- корпус: BGA;

- количество ножек: 484;

- температурный диапазон: от -40 до 85 єC;

· ADSP-TS201SABP-050

- количество: 8;

- площадь микросхемы: 25 Ч 25 = 625 мм²;

- корпус: BGA;

- количество ножек: 576;

- температурный диапазон: от -40 до 85 єC;

· GXO-7531/AIN-100.0 MHz

- количество: 1;

- площадь микросхемы: 5,2 Ч 7,2 = 37,44 мм²;

- корпус: керамический корпус с металлической крышкой;

- количество ножек: 4;

- температурный диапазон: от -40 до 85 єC;

· MAX1623EAP

- количество: 4;

- площадь микросхемы: 5,38 Ч 7,33 = 39,4 мм²;

- корпус: SSOP;

- количество ножек: 20;

- температурный диапазон: от -40 до 85 єC;

· PTH05060WAH

- количество: 2;

- площадь микросхемы: 26,29 Ч 16,76 = 440,62 мм²;

- корпус: EUW (R-PDSS-T10);

- количество ножек: 10;

- температурный диапазон: от -40 до 85 єC;

· IDT74FCT3807EPYI

- количество: 1;

- площадь микросхемы: 5,38 Ч 7,33 = 39,4 мм²;

- корпус: SSOP;

- количество ножек: 20;

- температурный диапазон: от -40 до 85 єC;



· IDT49FCT3805EPYI

- количество: 1;

- площадь микросхемы: 5,38 Ч 7,33 = 39,4 мм²;

- корпус: SSOP;

- количество ножек: 20;

- температурный диапазон: от -40 до 85 єC;

· 74AVC16244DGG

- количество: 1;

- площадь микросхемы: 6,2 Ч 12,6 = 78,12 мм²;

- корпус: SSOP;

- количество ножек: 48;

- температурный диапазон: от -40 до 85 єC;

Резисторные сборки:

· EXB28V102JX

- количество: 1;

- площадь: 2 Ч 1 = 2 мм²;

- количество ножек: 8;

- выводы/корпус: SMD;

- температурный диапазон: от -55 до 125 єC;

· EXB2HV103J

- количество: 1;

- площадь: 3,8 Ч 1,6 = 6,08 мм²;

- количество ножек: 16;

- выводы/корпус: SMD;

- температурный диапазон: от -55 до 125 єC;

Разъемы:

· Розетка угловая 617С037SAJ221 (77SDC37SA4CH4FC309)

- количество: 1;

- площадь, занимаемая на плате: 69,4 Ч 12,3 = 853,62 мм²;

- количество контактов: 37;

- номинальный ток: 5А;

- температурный диапазон: от -55 до 105 єC;

· Вилка 02 01 160 2101

- количество: 2;

- площадь, занимаемая на плате: 1354 мм²;

- количество контактов: 160;

- номинальный ток: 5А;

- температурный диапазон: от -55 до 105 єC;

· Вилка PLD-10

- количество: 2;

- площадь, занимаемая на плате: 12,7 Ч 5,08 = 64,52 мм²;

- количество контактов: 10;

- номинальный ток: 3А;

- температурный диапазон: от -55 до 140 єC;

· Вилка PLD-14

- количество: 1;

- площадь, занимаемая на плате: 17,78 Ч 5,08 = 90,32 мм²;

- количество контактов: 14;

- номинальный ток: 3А;

- температурный диапазон: от -55 до 140 єC;

Резисторы:

У всех резисторов Р1-12-0,125 одинаковый корпус SMD 0805:

- количество элементов: 133;

- площадь: 2 Ч 1,25 = 2,5 мм²;

- температурный диапазон: от -55 до 125 єC;

Ферритовые бусинки:

· BDS3/3/4.6-4S2

- количество: 8;

- площадь: 4,6 Ч 3 = 13,8 мм²;

- выводы/корпус: SMD;

- температурный диапазон: от -55 до 125 єC;

Катушки индуктивности:

· SDR0805-4R7M

- количество: 4;

- площадь: 3,14 Ч 3,9² = 47,78 мм²;

- индуктивность: 4.7мкГн;

- выводы/корпус: SDR 0805;

- температурный диапазон: от -40 до 105 єC;

Конденсаторы:

· Корпус SMD 0805

- количество: 292;

- площадь: 2 Ч 1,25 = 2,5 мм²;

- температурный диапазон: от -55 до 125 єC;

· Корпус SMD 1206

- количество: 6;

- площадь: 3,2 Ч 1,6 = 5,12 мм²;

- температурный диапазон: от -55 до 125 єC;

· Корпус SMD 7343 TANTALUM

- количество: 55;

- площадь: 7,3 Ч 4,3 = 31,39 мм²;

- температурный диапазон: от -55 до 125 єC;

· Корпус SMD 3216 TANTALUM

- количество: 4;

- площадь: 3,2 Ч 1,6 = 5,12 мм²;

- температурный диапазон: от -55 до 125 єC;

· Корпус SMD 0201

- количество: 62;

- площадь: 0,6 Ч 0,3 = 0,18 мм²;

- температурный диапазон: от -55 до 125 єC;



· EEEFKJ101UAR 6.3 V-100 uF±20%

- количество: 4;

- площадь: 3,14 Ч 2,5² = 19,63 мм²;

- выводы/корпус: SMD;

- температурный диапазон: от -55 до 105 єC;

· EEEFK1C100AR 16 V-10 uF±20%

- количество: 9;

- площадь: 3,14 Ч 2² = 12,56 мм²;

- выводы/корпус: SMD;

- температурный диапазон: от -55 до 125 єC.

2.3 Выбор способа охлаждения ФЯ вычислительного модуля

Массогабаритные характеристики РЭС в значительной мере зависят от способа охлаждения, обеспечивающего нормальный тепловой режим изделия [17]. Поэтому выбор системы охлаждения является одной из важнейших проектно-конструкторских задач.

При выборе системы охлаждения используются следующие исходные данные:

· тепловой поток P, Вт, рассеиваемый поверхностью теплообмена изделия;

· площадь поверхности теплообмена S_к, м²;

· допустимая рабочая температура наименее теплостойкого элемента t_{эл min}, єC;

· максимальная температура окружающей среды t_{с max}, єC;

· минимальное давление окружающей среды H_{с min}, мм рт. ст.

Значение теплового потока приближенно определяют через потребляемую мощность от источников питания мощность P_П с учетом коэффициента полезного действия изделия з:



Т.к. ячейка вычислительного модуля цифровая, то з = 0. Тогда P = 30,63 Вт.

Площадь поверхности теплообмена S_к = 2 Ч 0,23335 Ч 0,16 = 0,07467 м²; допустимая рабочая температура наименее теплостойкого элемента t_{эл min} = 85єC; максимальная температура окружающей среды t_{с max} = 65єC; минимальное давление окружающей среды H_{с min} = 90 мм рт. ст.

Найдем поверхностную плотность теплового потока и допустимый перегрев в конструкции:

где: k_H - поправочный коэффициент на давление окружающей среды;