Процесс проектирования блока обработки данных в структурном базисе серии К1804ВС2

В процессе формирования вычислительная техника пережила немало преобразований и смен технологической основы. На данный момент производительность вычислительных машин очень велика, но все же не достаточна для решения большого спектра важных задач, что является достаточно большим мотиватором для дальнейшего развития. Чтобы развивать, необходимо детально понимать структуру и функционирование ЭВМ, а именно: блок обработки данных - «мозг» ЭВМ.

Поэтому в данном курсовом проекте будет рассматриваться процесс проектирования блока обработки данных в структурном базисе серии К1804ВС2.

1. Задание на курсовой проект

1.1 Общие аспекты проектирования

Объектом курсового проектирования является блок обработки данных широкого назначения в структурном базисе серии КМ1804(ВС2).

Проектируемое устройство должно реализовывать некоторую совокупность машинных команд. Процесс проектирования включает следующие основные шаги:

ознакомление с заданием на КП. Оценка возможных сложностей, поиск необходимой справочной литературы;

проработка структуры блока обработки данных в соответствие с техническим заданием;

синтез операционного автомата (ОА) в структурном базисе комплекта 1804;

синтез управляющего автомата (УА) с микропрограммируемой логикой в структурном базисе комплекта 1804;

синтез оперативной памяти (ОП) в соответствие с интерфейсными ограничениями;

разработка алгоритма регенерации динамического ЗУ;

разработка электрических схем и оформление пояснительной записки.

1.2 Исходные данные

Операционный автомат:

Серия: КМ1804ВС2;

Разрядность: 16 бит;

СчАК: 21 бит.

Управляющий автомат:

Объем МПЗУ: 3200 слов;

Серия: КМ1804.

Оперативная память:

Объем ОП: 4 МБ;

Длина слова: 32 бит;

Тип (модель): RAMD (Samsung KM44C1000D)

Интерфейс шины процессор - память: ISA

2. Блок обработки данных

2.1 Общее устройство

Основными узлами БОД являются операционный автомат (ОА), управляющий автомат (УА) (вместе ОА и УА составляют процессор), оперативная память (ОП), а также интерфейс, обеспечивающий взаимодействие ОП с процессором.

Структурная схема БОД вынесена на плакат, а также представлена в приложении A пояснительной записки.

Операционный автомат, обеспечивает выполнение логических операций и операций над целыми числами. Структурно в ОА выделяется блок осуществления вычислений АЛУ, набор регистров общего назначения РОН, счетчик адреса команд СчАК, регистр команд РгК, регистр слова состояния процессора ССП, регистр флагов.

Управляющий автомат предназначен для управления циклом обработки команд процессором. В этом блоке БОДа структурно выделяются микропрограммная память МПЗУ, регистр микрокоманд РгМК, дешифратор начального адреса, схема формирования признака результата, схема формирования адреса следующей микрокоманды.

Оперативное запоминающее устройство содержит в себе контроллер динамической памяти, банки запоминающих элементов (ОЗУ), cредства для записи и чтения ОЗУ.

2.2 Выбор элементной базы

3.1 Структура операционного автомата

Структурная схема ОА представлена на рисунке 3.1.

Рисунок 3.1 - Структурная схема ОА

Описание составляющих:

АЛУ - арифметико-логическое устройство, выполняет арифметические и логические операции. АЛУ построено на четырех микропроцессорных секциях (МПС) КМ1804ВС2. Микросхема представляет собой 4-разрядную наращиваемую микропроцессорную секцию. Условное графическое изображение, описание выводов и основные электрические параметры вынесены в приложение B. МПС дополнена схемой ускоренного переноса КМ1804ВР1, для уменьшения времени осуществления переноса разрядов из одной секции в другую. Соединение МПС с использованием схемы ускоренного переноса представлено на рисунке 3.2.

Регистры общего назначения, регистр флагов, регистр команд, и регистр слова состояния процессора выполнены на схемах К1804ИР2. Пример соединения регистров для наращивания разрядности представлен на рисунке 3.3.

Рисунок 3.2 - Построение 16-разрядного АЛУ на микросхеме К1804ВС2 с использованием схемы ускоренного переноса К1804ВР1

Рисунок 3.3 - Пример соединения регистров К1804ИР2

Для сопряжения ОА с интерфейсом ISA использовалась схема приемопередатчика К1804ВА3. Для получения необходимой разрядности, использовалось наращивание разрядности как показано на рисунке 3.5.

Таблица 3.1 - Назначение выводов микросхемы К1804ВА3

Рисунок 3.4 - Условное графическое изображение К1804ВА3

Таблица 3.2 - Основные электрические параметры К1804ВА3

Рисунок 3.5 - Пример построения 16-разрядного приемопередатчика на схемах К1804ВА3

Счетчик адреса команд выполнен на схеме счетчика К555ИЕ10. Микросхема представляет собой четырехразрядный синхронный счетчик. В качестве запоминающего элемента используется JK триггер, с внутренней задержкой. Счетчик имеет вход синхронизации С, вход установки нуля R, четыре информационных входа D1 - D4, входы разрешения счета V1, разрешения предварительной записи - V2, разрешения переноса P1, четыре выхода данных Q1 - Q4 и выход переноса информации P2.

Рисунок 3.6 - Условное изображение счетчика К555ИЕ10

Рисунок 3.7 - Наращивание разрядности счетчика К555ИЕ10

Таблица 3.3 - Таблица истинности К555ИЕ10

3.2 Расчет нагрузочной способности шины данных

В теории, при проектировании шины данных необходимо оценить величину токовой нагрузки. Передача данных по шине данных осуществляется через приемопередатчики. Проведем расчет нагрузки:

Значения входного тока для приемопередатчика:

IIL= 0,72 мА IIH= 100 мкА

Значения выходного тока для приемопередатчика:

IOL= 48 мА IOH= 15 мА

Таким образом получаем, что нагрузочная способность обеспечивается:

48 мА > 0,72 мА 15 мА > 100 мкА

4. Структура управляющего автомата

Динамические характеристики микросхемы КМ1804ВУ4.

Динамические характеристики регистра КМ1804ИР2.

Динамические характеристики ПЗУ К558РР3.

Динамические характеристики мультиплексора К155КП7.

Динамические характеристики элемента ИЛИ-НЕ К1533ЛЕ1.

Произведем расчет времени задержки прохождения сигнала по цепи МВУ (К155КП7) -> СУАМ (К1804ВУ4) -> элемент ИЛИ-НЕ (К1533ЛЕ1) -> ПЗУМк (К558РР3) -> РгМк (К1804ИР2). Для подсчета задержки будем брать самые большие значения задержек на элементах:

52 + 70 + 12 + 400 + 43 = 577 нс.

Длительность процесса составила 577 нс. Это дает нам тактовую частоту 1,73 МГц.

Как видно из составляющих задержки наибольшую имеет схема ПЗУМк, так как операция чтения занимает достаточно много времени.

5. Память (ОЗУ)

5.1 Построение ОЗУ

DRAM (Dynamic Random Access Memory) -- тип энергозависимой полупроводниковой памяти с произвольным доступом.

Физически память DRAM состоит из ячеек, созданных в полупроводниковом материале, в каждой из которых можно хранить определённый объём данных, от 1 до 4 бит. Совокупность ячеек такой памяти образуют условный «прямоугольник», состоящий из определённого количества строк и столбцов. Один такой «прямоугольник» называется страницей, а совокупность страниц называется банком. Весь набор ячеек условно делится на несколько областей.

При отсутствии подачи электроэнергии к памяти этого типа происходит разряд конденсаторов, и память опустошается (обнуляется). Для поддержания необходимого напряжения на обкладках конденсаторов ячеек и сохранения их содержимого, их необходимо периодически подзаряжать, прилагая к ним напряжения через коммутирующие транзисторные ключи. Такое динамическое поддержание заряда конденсатора является основополагающим принципом работы памяти типа DRAM и называется регенерацией памяти.

В рамках курсового проектирования использовались микросхемы KM44C1000D производства компании Samsung Electronics (организация 1M х 4бит). Таким образом, использование этих микросхем позволило обойтись всего 8 корпусами для достижения необходимой конфигурации памяти. Для работы построенной памяти был выбран контроллер Renesas H8S/2377R.

Рисунок 5.1 - Условное обозначение микросхемы памяти

Таблица 5.1 - Описание выводов микросхемы ОП

Рисунок 5.2 - Структурная схема микросхемы памяти КМ44С100D.

5.2 Работа динамического ОЗУ

Адрес в микросхему вводится через контроллер, который автоматически генерирует необходимые сигналы для выбора необходимой строки и столбца. По линиям адреса вводится адрес и фиксируются. Внутри микросхемы имеются регистры-защелки для хранения адреса строки и столбца, а также регистр-защелка для фиксации данных.

Цикл обращения к памяти начинается по сигналу ¬RAS, при этом стробируется адрес строки, дешифрируется и выбирается одна из строк матрицы в регистр-защелку строки (информация в выбранной строке разрушается).

По сигналу ¬CAS адрес из линий адреса стробируется в регистр-защелку адреса столбца, который после дешифрации выбирает соответствующий элемент из регистра строки. При пассивном ¬WE (чтение) выбранный разряд появляется на входе DQ, при активном ¬WE (запись) входной сигнал DQ заменяет выбранный разряд. Цикл обращения к ОЗУ заканчивается, когда ¬RAS становится пассивным, после чего происходит перезаряд выбранной строки - копирование данных из регистра строки в соответствующую строку матрицы.

Поскольку обращения (запись или чтение) к различным ячейкам памяти обычно происходят в случайном порядке, то для поддержания сохранности данных применяется регенерация (Memory Refresh - "освежение" памяти) - регулярный циклический перебор ее ячеек (обращение к ним) с холостыми циклами. Регенерация в микросхеме происходит одновременно по всей строке матрицы при обращении к любой из ее ячеек. Максимальный период обращения к каждой строке (refresh time) для гарантированного сохранения информации у современной памяти лежит в пределах 16 мс.

Циклы регенерации могут организовываться разными способами. Для регенерации спроектированной памяти была использована регенерация без импульса ¬CAS, сокращенно именуемый ROR (RAS Only Refresh - регенерация только импульсом ¬RAS). В этом цикле для регенерации информации в одной строке адрес очередной регенерируемой строки выставляется контроллером памяти и подается сигнал ¬RAS при пассивных ¬CAS и ¬WE. По этому сигналу строка матрицы копируется в регистр-защелку строки, а по спаду ¬RAS строка восстанавливается. Порядок перебора регенерируемых строк последовательный.

Рисунок 5.3 - Временная диаграмма режима записи

Рисунок 5.4 - Временная диаграмма режима чтения

Рисунок 5.5 - Временная диаграмма режима регенерации

5.3 Контроллер ОП

Приложение Б

Описание схемы К1804ВС2

Рисунок Б1 - Схема электрическая структурная МПС К1804ВС2

Таблица Б1 - Основные электрические параметры МПС

Таблица Б2 - назначение выводов К1804ВС2

Рисунок Б2 - функциональная схема ОА

Приложение В

Описание схемы К1804ВР1

Талица В1 - назначение выводов К1804ВР1

Таблица В2 - основные электрические параметры

Приложение Г

Описание схемы К1804ИР2

Таблица Г1 - назначение выводов К1804ИР2

Таблица Г2 - основные электрические параметры К1804ИР2

Приложение Д

Описание схемы К155КП7

Таблица Д1 - обозначение выводов К155КП7

Приложение Е

Описание схемы К155ИД3

Таблица Е1 - обозначение выводов К155ИД3

Приложение Ж

Описание схемы К1804ВУ4

Таблица Ж1 - назначение выводов К1804ВУ4

Рисунок Ж1 - общая структура УА

Описание схемы К1804ВУ4

Таблица Ж2 - основные электрические характеристики схемы

Приложение З

Таблица З1 - Динамические характеристики KM44C1000D

Размещено на Allbest.ru