Спеціалізований арифметично-логічний пристрій

Размещено на http://www.allbest.ru

Размещено на http://www.allbest.ru

Міністерство освіти і науки України

Національний Університет харчових технологій

Волинський технікум

Відділення «Інформатики та обчислювальної техніки»

РОЗРАХУНКОВО ГРАФІЧНА РОБОТА

з дисципліни «Комп'ютерна схемотехніка»

на тему: «Спеціалізований арифметично- логічний пристрій»

Виконав: студент

Саковський Сергій

Керівник : Шепелюк Г.С.

Луцьк - 2013

ЗМІСТ

Анотація

1. Постановка задачі

2. Дослідження роботи арифметично- логічного пристрою

2.1 Теоретичні відомості про арифметично-логічні пристрої

2.2 Дослідження роботи стандартного 4-бітного арифметично-логічного пристрою

3. Синтез спеціалізованого арифметичного пристрою

3.1 Теоретичні відомості про суматори

3.2 Арифметична функція: F2=A мінус 1

3.2.1. Створення логічних субблоків функції A

3.2.2. Створення логічних субблоків функції A+

3.3 Арифметична функція: F6= А мінус В мінус 1

3.4 Арифметична функція: F10=A плюс (А+В)

3.4.1. Створення логічних субблоків A і (А+В)

3.5 Арифметична функція:F14= A плюс (А*)

3.5.1. Створення логічних субблоків арифметичної функції F14= A плюс (А+В)

3.6 Синтез арифметичної функції

3.7 Тестування спеціалізованого арифметичного пристою

4. Синтез логічного спеціалізованого пристрою

4.1 Теоритичні відомості про мультиплексори

4.2 Логічна функція: F2= A*

4.3 Логічна функція: F6=(A*)+(*В)

4.4 Логічна функція: F10= *

4.5 Логічна функція: F4=(*)

4.6 Тестуванна спеціалізованого логічного пристою

5. Тестування спеціалізованого арифметично - логічного пристрою

Висновок

Список інформаційних джерел

Анотація

арифметичний логічний пристрій мультиплексор

В даній РГР розроблено функціональну схему спеціалізованого 4- бітного арифметично - логічного пристрою, що реалізує 4 логічні , і чотири арифметичні функції.

В даній роботі описано принцип роботи стандартного арифметично - логічного пристрою, багато розрядного повного суматора та мультиплексора 4:1.

В роботі міститься рисунки логічних і функціональних схем логічного і арифметичних блоків проектованого АЛП, таблиці істинності та результати тестування представлені в вигляді таблиць.

Пояснююча записка до РГР містить 24 сторінок, та 32 рисунки схем.

Для розробки та моделювання роботи схем використовувалося середовище програми MultiSim.

Ключові слова:

РГР- розрахунково-графічна робота.

Комп'ютерна схемотехніка, АЛП- арифметично - логічногічний пристрой, суматор, мультиплексор, субблок, логічна функція, код операції, операнди.

1. Постановка задачі

розробити функціональну схему ЛП, що виконує задані логічні функції;

змоделювати роботу логічного блоку.

розробити функціональну схему АП, що виконує задані арифметичні операції;

змоделювати роботу арифметичного блоку.

об'єднати каскадом мультиплексорів логічний та арифметичний блок в АЛП

змоделювати роботу спеціалізованого арифметично- логічного блоку.

Провести тестування та звірити з результатами роботи стандартного АЛП Результати виконання оформлюються у вигляді звіту. Звіт повинен вміщувати:

опис і рисунок функціональної схеми заданої функції АЛП,

хід проектування і рисунки субсхем,

таблиці істинності та результати тестування

висновки.

У всіх варіантах завдань необхідно спроектувати функціональні схеми для чотирьох логічних фукнцій та чотирьох арифметичних операцій.

На їх основі синтезувати чотирьохрозрядний спеціалізований арифметично-логічний пристрій

Варіант завдання вибирається за номером студента в списку групи з таблиці

Таблиця 1 Варіанти індивідуальних завдань

№ варіанту	№ функції (за таблицею 2)	Тест1	Тест2
		Операнд А	Операнд В	Операнд А	Операнд В
21	2,6,10,14	6	7	D	6

Мета розрахунково-графічної роботи :

- оволодіти знаннями і навичками проектування арифметико-логічних пристроїв (АЛП) для сучасних комп'ютерів.

- отримати навики побудови функціональних схем моделювання їх роботи в середовищі віртуальної лабораторії MultiSim

2. Дослідження роботи арифметично- логічного пристрою

2.1 Теоретичні відомості про арифметично-логічні пристрої

АЛП призначений для виконання як арифметичних дій (додавання, віднімання) так і логічних дій (побітове І, АБО, НІ, Виключне АБО) над даними, які представлені параллельними n-розрядними кодами, наприклад, цілими числами A і B. Розглянемо АЛУ, яке є паралельним чотирьохрозрядним пристроєм, здатним виконувати 16 арифметичних і все 16 можливих логічних операцій над двома паралельними чотирьохрозрядними словами-операндами А0-АЗ і В0-ВЗ. Важливими арифметичними операціями є додавання, віднімання, передача даних, диференціювання, додатній та відємний приріст, інвертування і подвоєння. Система позначень, прийнятих в даному АЛУ, така:

А0-АЗ, В0-ВЗ входи операндів (активних низьких);

S0, S1, S2, S3 функції вибору режимів;

М вхід контролю режиму;

С0 вхід перенесення;

F0, F1, F2, F3 виходи функцій (активних низьких);

А=В вихід компаратора;

G вихід формування перенесення (активний низький);

Р вихід розповсюдження перенесення (активний низький);

СN4 вихід перенесення.

Необхідна операція вибирається на чотирьох лініях вибірки S0...S3 і лінії управління режимом М, яка має низький рівень для арифметичних операцій і високий для логічних операцій.

Пристрій має «вхідне перенесення», «вихідне перенесення» для крізного перенесення при тому, що каскадує вузлів і дві допоміжні функції прискореного перенесення.

У логічній частині АЛУ чотири ідентичні логічні схеми І/АБО відкривають вхідні операнди А і В чотирма лініями вибірки S0-S3 для формування необхідних допоміжних функцій І і АБО першого рівня. Потім вони використовуються для формування функцій суми і перенесення. Коли керуючий М вхід - високий, то розповсюдження перенесень заборонене і на виходах виробляються логічні функції. Наявні в АЛУ функції утворюють закритий набір, такий, що інверсія логічних входів дає наявну в цьому наборі функцію.

Тип операції АЛП задається керуючим кодом S, кодування якого вибирається в кожному випадку окремо.

2.2 Дослідження роботи стандартного 4-бітного арифметично-логічного пристрою

Таблиця 2 Результати дослідження стандартного 4-бітного арифметично-логічного пристрою

Операція	Код операції	Тип М	А	В	Код	Результат F
1	*В	D	1	6	7	010D6007	0
2	*В	D	1	D	6	410DD376	9
3	(*В)+( А+)	9	1	6	7	11096937	1
4	(*В)+( А+)	9	1	D	6	5109D356	B
5		5	1	6	7	21056987	8
6		5	1	D	6	6105D026	9
7	(*)	1	1	6	7	31016147	9
8	(*)	1	1	D	6	7101D006	B
9	A мінус 1	2	0	6	7	000D6007	F
10	A мінус 1	2	0	D	6	400DD376	1
11	А мінус В мінус 1	6	0	6	7	10096937	2
12	А мінус В мінус 1	6	0	D	6	5009D356	9
13	A плюс (А+В)	A	0	6	7	20056987	9
14	A плюс (А+В)	A	0	D	6	6005D026	4
15	A плюс A	E	0	6	7	30016147	8
16	A плюс A	E	0	D	6	7001D006	b

Рис 1 Схема роботи структурного 4-бітного АЛП.

Размещено на http://www.allbest.ru

3. Синтез спеціалізованого арифметичного пристрою

3.1 Теоретичні відомості про суматори

Суматор (adder) -- вузол ЕОМ, призначений для утворення суми двох операндів.

Суматором називається функціональний вузол комп'ютера, призначений для додавання двох n-розрядних слів (чисел). Операція віднімання замінюється додаванням слів в оберненому або доповнювальному кодах. Операції множення та ділення перетворюються на реалізації багаторазового додавання та зсуву. Тому суматор є важливою частиною арифметично-логічного пристрою. Функція суматора позначається літерами SM або У.

Суматори класифікують за такими ознаками:

способом додавання -- паралельні, послідовні та паралельно-послідовні;

кількістю вхідних клем -- напівсуматори, однорозрядні або багаторозрядні суматори;

організацією зберігання результату додавання -- комбінаційні, накопичувальні, комбіновані;

системою числення -- позиційні (двійкові, двійково-десяткові, трійкові) та непозиційні, наприклад, у системі залишкових класів;

розрядністю (довжиною) операндів -- 8-, 16-, 32-, 64-розрядні;

способом подання від'ємних чисел -- в оберненому або доповнювальному кодах, а також їх модифікаціях;

часом додавання -- синхронні та асинхронні.

Суматор складається з окремих схем, які називаються однорозрядними суматорами; вони виконують усі дії з додавання значень однойменних розрядів двох чисел (операндів).

У паралельних n-розрядних суматорах значення всіх розрядів операндів поступають одночасно на відповідні входи однорозрядних підсумовуючих схем. У послідовних суматорах значення розрядів операндів та перенесення, які запам'ятовувалися в минулому такті, поступають послідовно в напрямку від молодших розрядів до старших на входи одного одно розрядного суматора. В паралельно-послідовних суматорах числа розбиваються на частини, наприклад, байти, розряди байтів поступають на входи восьми розрядного суматора паралельно (одночасно), а самі байти -- послідовно, в напрямку від молодших до старших байтів з врахуванням запам'ятованого перенесення.

Рис.2 Логічне рівняння та таблиця істинності повного суматора.



Размещено на http://www.allbest.ru

Рис 3. Структурна субсхема однорозрядного повного суматора

Розрядність суматорів знаходиться в широкому діапазоні 4-16 -- для мікро- та міні-комп'ютерів та 32-128 і більше -- для універсальних машин.

Суматори з постійним інтервалом часу для додавання називаються синхронними. Суматори, в яких інтервал часу для додавання визначається моментом фактичного закінчення операції, називаються асинхронними. В асинхронних суматорах є спеціальні схеми, які визначають фактичний момент закінчення додавання і повідомляють про це в пристрій керування. На практиці переважно використовуються синхронні суматори.

Рис 4 Субсхемаі субблок чотирьох розрядного повного суматора

3.2 Арифметична функція: F2=A мінус 1

3.2.1 Створення логічних субблоків функції A

Побудова функцій за вказаним варіантом відбувається на основі логічної функції .(заперечення по b).

Спочатку проектуємо однорозрядну функцію, тестуєм і порівнюємо з таблицею істинності.

Розроблену схему перетворюємо в субблок (рис. 5)



Рис.5. Субсхема 4-х розрядної логічної функції A, .

3.2.2 Створення логічних субблоків функції A+

Рис 6 Субсхема однорозрядної логічної функції A+Синез 4-х розрядного логічного субблоку логічної функції А+В

Рис 8 Субблок і субсхема арифметичної функції

3.3 Арифметична функція: F6= А мінус В мінус 1

Рис 9 Субсхема і субблок арифметичної функції А мінус В мінус 1

3.4 Арифметична функція: F10=A плюс (А+В)

3.4.1 Створення логічних субблоків A і (А+В)

Рис 10 Схема логічної функції А

Рис 11 Схема однорозрядної логічної функції А+В

Рис 12 Схема і субблок логічної функції А

Рис 13. Субсхема та Субблокарифметичної функції F10=A плюс (А+В)

3.5 Арифметична функція:F14= A плюс (А*)

3.5.1 Створення логічних субблоків арифметичної функції F14= A плюс (А+В)

Рис 14 Субсхема однорозрядної логічної функції A

Рис 15 Субсхема однорозрядної логічної функції А+В

Рис 16 Субсхема 4-х розрядної логічної функції A

Рис 17 Субсхема 4-х розрядної логічної функції А+В

3.6 Синтез арифметичної функції

Рис 18 Субсхема і субблок арифметичної функції F14= A плюс (А+В)

3.7 Тестування спеціалізованого арифметичного пристрою

Таблиця 3 Результати тестування спеціалізованого арифметичного пристрою

Операція	Код операції	Тип М	А	В	Код генератора	Результат моделювання
						F
	A мінус 1	2	0	6	7	000D6007	F
	A мінус 1	2	0	D	6	400DD376	1
	А мінус В мінус 1	6	0	6	7	10096937	2
	А мінус В мінус 1	6	0	D	6	5009D356	9
	A плюс (А+В)	A	0	6	7	20056987	9
	A плюс (А+В)	A	0	D	6	6005D026	4
	A плюс A	E	0	6	7	30016147	8
	A плюс A	E	0	D	6	7001D006	b

Рис 19 Функціональна схема арифметичного пристрою

4. Синтез логічного спеціалізованого пристрою

4.1 Теоретичні відомості про мультиплекс ори

Мультиплексор призначений для комутації в певному порядку на один вихід одного з декількох вхідних сигналів, в залежності від стану адресних входів. За допомогою мультиплексора здійснюється часове розділення інформації, що надходить по різним каналам. Мультиплексор можна порівняти з безконтактним багатопозиційним перемикачем. Мультиплексор має один або два взаємодоповнюючі виходи (прямий і інвертований) і дві групи входів: - інформаційні; - керуючі (адресні і дозволяючі). Якщо мультиплексор має n адресних входів, то кількість інформаційних входів буде 2n . Набір сигналів на адресних входах визначає конкретний інформаційний вхід, який буде з'єднаний з виходом мультиплексора. Дозволяючий (стробуючий) вхід керує одночасно всіма інформаційними входами незалежно від стану адресних входів. Заборонений сигнал на цьому вході блокує роботу всього пристрою. Наявність дозволяючого входу розширює функціональні можливості мультиплексора, дозволяє синхронізувати його роботу з роботою інших вузлів. Дозволяючий вхід використовується також для нарощування розрядності мультиплексора. Адресні входи мультиплексора позначимо літерами Ai {0, 1} ? , а інформаційні входи Di {0,1} ? (Рис ). Складаємо таблицю істинності мультиплексора 4:1

Q = ? ? D0 ? ? A0 ? D1 ? A1 ? ? D2 ? A1 ? A0 ? D3

Робота мультиплексора 4:1 описується логічним рівнянням, складеним на основі таблиці істинності.

Рис 20 Субсхема та субблок мультиплексора 4х1

4.2 Логічна функція: F2= A*

Рис 21 Схема логічної функції A*



Рис 22 Субсхема 4-х розрядної логічної функції F2= A*

Синтез Функції F2 відбувається завдяки множенню елементу a*.

Об'єднання чотирьох таких функції утворює субблок F2_2 .

4.3 Логічна функція: F6=(A*)+(*В)

Рис 23 Субсхема однорозрядної логічної функції : F6=(A*)+(*В)

Рис 24Субсхема та субблок 4-х розрядної логічної: F6=(A*)+(*В)

4.4 Логічна функція: F10= *

Рис 25 Субсхема логічної функції F3



Рис 26 Субсхема і субблок 4-х розрядної логічної F10

Даний субблок будується на основі під'єднання до 1 множника прямого (а) і інвертного сигнала (b), а до другого множника обидва інвертних сигнали.

4.5 Логічна функція: F4=(*)

Рис 27 Субсхема логічної функції



Рис 28 Субсхема 4-х розрядної логічної F14 та субблок

4.6 Тестування спеціалізованого логічного пристою

Таблиця 4 Результати дослідження спеціалізованого логічного пристрою

Операція	Код операції	Тип М	А	В	Код генератора	Результат моделювання
						F
1	*В	D	1	6	7	010D6007	0
2	*В	D	1	D	6	410DD376	9
3	(*В)+( А+)	9	1	6	7	11096937	1
4	(*В)+( А+)	9	1	D	6	5109D356	B
5		5	1	6	7	21056987	8
6		5	1	D	6	6105D026	9
7	(*)	1	1	6	7	31016147	9
8	(*)	1	1	D	6	7101D006	B

Рис29 Логічна субсхема і субблок з блоком мультиплексорів

5. Тестування спеціалізованого арифметично - логічного пристрою.

Рис 30 Схема тестування синтезованого АЛП

Таблиця 5 Результати дослідження арифметично-логічного пристрою

Операція	Код операції	Тип М	А	В	Код генератора	Результат моделювання F
1	*В	D	1	6	7	010D6007	0
2	*В	D	1	D	6	410DD376	9
3	(*В)+( А+)	9	1	6	7	11096937	1
4	(*В)+( А+)	9	1	D	6	5109D356	B
5		5	1	6	7	21056987	8
6		5	1	D	6	6105D026	9
7	(*)	1	1	6	7	31016147	9
8	(*)	1	1	D	6	7101D006	B
9	A мінус 1	2	0	6	7	000D6007	F
10	A мінус 1	2	0	D	6	400DD376	1
11	А мінус В мінус 1	6	0	6	7	10096937	2
12	А мінус В мінус 1	6	0	D	6	5009D356	9
13	A плюс (А+В)	A	0	6	7	20056987	9
14	A плюс (А+В)	A	0	D	6	6005D026	4
15	A плюс A	E	0	6	7	30016147	8
16	A плюс A	E	0	D	6	7001D006	b

Висновок

В даній роботі було проведено дослідження стандартного арифметично логічного пристрою та синтез спеціалізованих логічних та арифметичних функцій в середовищі MultiSim. В тестуванні використовувалися інструментальні засоби, генератор слів, індикатори та пробники. В розрахунково графічній роботі розроблено функціональні схеми чотирьох логічних і чотирьох арифметичних функцій, чотирьох розрядного повного суматора та мультиплексора 4х1.

Результати тестування спеціалізованого АЛП та стандартного АЛП співпадають

.

Рис 1 Схема роботи структурного 4-бітного АЛП.

10

Список інформаційних джерел:

Зубчук В.И.. Сигорский В. П., Шкуро А. Н. Справочник по цифровой схемотехнике. - К.: Техніка, 1990. - 448с.

Каган Б.М., Сташин В.В. Основы проектирования микропроцессорных устройств автоматики. -М.: Энергоатомиздат,1987, 304 с.

Конспект лекцій з дисципліни «Комп'ютерна схемотехніка» викладач Шепелюк Г. С.

Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ - Петербург, 2001. -528 с. 

Шило В. Л. Популярные цифровые микросхемы: Справочник. - Челябинск: Металлургия, Челябинское отд., 1989

Размещено на Allbest.ru