Разработка цифрового устройства

Размещено на http://www.allbest.ru

Размещено на http://www.allbest.ru

Введение

В современных системах автоматизации и управления находят широкое применение средства обработки данных, основу которых составляют цифровые элементы и устройства. Цифровая электроника за короткий исторический период прошла путь от простейших устройств на дискретных элементах до устройств и целых систем, реализуемых на сверхбольших интегральных схемах. Развитие элементной базы изменило и подходы к расчету и проектированию цифровых устройств и систем, которые базируются на использовании функционально и конструктивно законченных элементов и устройств, выпускаемых промышленностью ввиде цифровых интегральных схем.

Микросхемотехника (интегральная схемотехника) - раздел микроэлектроники, охватывающий исследование и разработку схемотехнических решений (электрических и структурных схем), используемых в интегральных микросхемах в интегральных микросхемах и радиоэлектронной аппаратуре на их основе. Интегральная микросхема (ИС) - микроэлектронное изделие, выполняющее определенную функцию преобразования электрических сигналов, которое представляет собой совокупность электрических соединенных компонентов (транзисторов, диодов, резисторов и др.), изготавливаемых в едином технологическом цикле на общей диэлектрической или полупроводниковой основе (подложке). Основной функцией интегральных микросхем является обработка (преобразование) информации, заданной в виде электрического сигнала: напряжения или тока. Электрические сигналы могут представлять информацию в непрерывной (аналоговой) или дискретной (цифровой) форме.

Микросхемы, выполняющие обработку этой информации, называются аналоговыми или цифровыми соответственно.

Современные интегральные микросхемы являются сложными электронными устройствами, поэтому используются различные уровни их схемотехнического представления. Наиболее детальный уровень представления - электрическая схема в виде соединения отдельных компонентов. Следующий, более общий уровень - структурная схема, представляющая собой соединение отдельных логических элементов и триггеров (для цифровых схем) или аналоговых каскадов (для аналоговых схем). Эти элементы и каскады выполняют элементарные логические или аналоговые операции, с помощью которых можно реализовать любую цифровую, аналого-цифровую или аналоговую функцию. Они имеют относительно простую, электрическую схему, которая обычно содержит не более десяти - двадцати компонентов. Еще более высокий уровень используется для представления сложно-функциональных БИС и СБИС: микропроцессоров, микро-ЭВМ, аналого-цифровых и цифро-аналоговых преобразователей и др. Их структура представляется в виде соединения функциональных узлов и блоков. Такое представление называется функциональной схемой. Структура входящих в ее состав функциональных узлов и блоков может состоять из десятков и сотен простейших логических элементов и аналоговых каскадов.

На стыке микроэлектроники и цифровой техники развивается самостоятельная область науки и техники - цифровая микросхемотехника, предметом которой являются принципы и методы схемотехнического проектирования цифровых интегральных микросхем, которое включает разработку их структуры (функционально-логическое проектирование) и электрической схемы (схемное проектирование).

Непрерывное повышение степени интеграции проектируемых микросхем, обеспечивающее реализацию на одном кристалле целых цифровых систем, требует от специалиста-микросхемотехника знания принципов работ базовых логических элементов, триггеров, комбинационных устройств и устройств последовательностного типа.

1. Oбзор вариантов решения технической задачи и выбор метода расчета

Метод, использующий декомпозицию заданной ЛФ по методу Шеннона, включает следующие этапы:

а) находится МДНФ логической функции;

б) определяется количество вхождений в МДНФ каждой переменной, и выделяется q переменных, входящих в МДНФ максимальное количество раз. Эти переменные подаются на адресные входы выходного мультиплексора;

в) производится декомпозиция МДНФ заданной логической функции методом Шеннона по выделенным в качестве адресных переменных, и определяются остаточные функции первого яруса.

Метод Шеннона имеет вид:

, (1)

где - остаточные функции (ОФ) разложения, которые получаются из функции f ;

г) если полученные остаточные функции тривиальны, то устройство является одноярусным и дальнейшие действия заключаются в построении схемы на первом ярусе мультиплексоров;

д) в случае если ОФ первого яруса не тривиальны, то после подсчета количества вхождений во все ОФ первого яруса по максимуму выбираются переменные, подаваемые на адресные входы мультиплексоров второго яруса;

е) производится декомпозиция каждой ОФ первого яруса по выделенным q адресным переменным, и определяются ОФ второго яруса. Их общее количество равно 22q, по 2q на каждый из 2q мультиплексоров второго яруса. Среди них могут быть тривиальные и не тривиальные ОФ. Тривиальные не требуют дальнейшего разложения и использования мультиплексоров третьего яруса для их формирования. Нетривиальные ОФ второго яруса реализуются на мультиплексорах третьего яруса.

Разложение и определение остаточных функций ярусов последующих порядков осуществляется до тех пор, пока все полученные остаточные функции не станут тривиальными.

С учетом специфики работы мультиплексоров и конструктивных особенностей их реализации с числом управляющих входов q (q=2,3,4) и информационных входов, равным 2q (4, 8, 16), разложение заданной функции можно вести по двум, трем или четырем переменным. Тогда при построении логической схемы на мультиплексорах эти переменные должны подключаться к управляющим входам, а остаточные функции разложения - к информационным входам соответствующего МХ.

Процесс построения логической схемы на МХ производится по результатам разложения заданной ЛФ. В результате первого шага разложения получается совокупность ОФ, которые зависят уже только от n-q переменных.

Если образуемые в результате первого шага разложения ОФ имеют нетривиальный вид, то процедура разложения каждой из полученных на очередном шаге ОФ должна повторяться вплоть до момента превращения их в тривиальные, а именно:

, 0 (0-пусто).

ОФ разложения Qz по последним двум {xn-1xn},трем {xn-2 xn-1xn}, четырем { xn-3xn-2 xn-1xn} переменным из функции f(x1,x2,…,xn) могут быть вычислены по формулам:

 (2)

где t = 0,1,…,2q-1;

- целая часть от деления ;

- остаток от деления ;

{zk} - множество термов ЛФ;

q- число переменных, по которым разлагается заданная БФ.

Последующие шаги разложения уменьшают каждый раз число переменных в ОФ на q, вплоть до получения в процессе разложения ОФ тривиального вида. Таким образом, число шагов разложения ЛФ соответствует числу ярусов схемы на МХ с подключением на управляющие входы МХ тех переменных, по которым производилось разложение. На информационные входы МХ последнего яруса подаются одиночные переменные xi или i x , а также сигнал логического нуля (лог. «0») или логической единицы (лог. «1»), исходя из вида получаемых тривиальных ОФ:

лог. «1»; 0 = лог. «0».

Рассмотренный машинно-ориентированный алгоритм не всегда обеспечивает получение оптимальной (минимальной) структуры цифрового устройства, поскольку не всегда разложение ЛФ по выбранным переменным соответствует оптимальному случаю. Процесс построения оптимальных схем является многошаговым с необходимостью комбинаторного перебора процедур разложения ЛФ по различному числу и набору переменных на каждом шаге.

Нахождение оптимальной реализации возможно на основе рассмотренного машинно-ориентированного алгоритма синтеза только при условии, что будут перебраны все возможные варианты перестановки в наборе переменных. Это существенно усложняет вычисления и в большинстве случаев может быть реализовано только на ЭВМ.

На основе выше сказанного будет выбран метод декомпозиции ЛФ Шеннона. Кроме того его выбор связан с особенностями технического задания, в котором указано что мультиплексор необходимо использовать для реализации одного яруса схемы, для остальных ярусов - использовать либо только логические элементы базиса И-НЕ, либо ИЛИ-НЕ. Следовательно, декомпозиция будет проводиться только в один этап.

2. Обзор и обоснование выбора элементной базы

Большое разнообразие современных логических схем можно разделить: в зависимости от схемотехники логического элемента (ЛЭ) - типа логики - на схемы транзисторно-транзисторной логики (ТТЛ), транзисторно-транзисторной логики с диодами Шоттки (ТТЛШ), эмиттерно-связанной логики (ЭСЛ), с комплементарными МОП- транзисторами (КМОП); по принципу построения активного элемента - на биполярные и полевые; по способу передачи информации - на синхронные и асинхронные; по типу информационных сигналов - на потенциальные, импульсные, импульсно-потенциальные. В последние десятилетия развивается направление на основе арсенида галлия.

Для удобства разработчиков аппаратуры по технологическим, схемотехническим и конструктивным признакам цифровые ИМС выпускаются сериями. Серия - совокупность ИС различного функционального назначения, имеющих общие электрические и эксплуатационные характеристики, выполненных по единой технологии и объединенных одним конструктивным решением (видом корпуса).

Функционально полная серия обычно содержит в своем составе несколько десятков типов ИС, выполняющих различные логические и арифметические операции и представляющие собой как простые ЛЭ И, ИЛИ-НЕ, И-НЕ, И-ИЛИ, И-ИЛИ-НЕ, так и целые функциональные узлы, и блоки аппаратуры (регистры, счетчики, сумматоры, дешифраторы, мультиплексоры, АЛУ, компараторы и т.д.).

Отечественной промышленностью выпускается достаточно большое число серий ИМС, предназначенных для построения ЭВМ, измерительной, управляющей и других видов радиоэлектронных устройств.

Развитие ЦИМС пошло по следующим направлениям:

- микромощные на основе КМОП - структур (561, К561, 564, К564, 564В, Н564, КР1554, КР1561, К1564);

- среднего быстродействия ТТЛ - логики (133, КМ133, К155, КМ155);

- маломощные на основе ТТЛ -, ТТЛШ-логики (134, КР134, 533, КМ533, К555, КМ555, КР1533);

- быстродействующие на основе ТТЛ- , ТТЛШ-логики (К130, К131, КМ131, Н530, 530, М530, КР531, КР1531);

- высокого быстродействия на основе ЭСЛ-логики (100, К100, 500, К500, 1500, К1500);

- сверхвысокого быстродействия на основе арсенида галлия (К6500).

В зависимости от требований, предъявляемых аппаратуре, можно использовать различные серии микросхем. В радиоэлектронной аппаратуре с повышенными требованиями по быстродействию находят применение ИС 100,К500, с жесткими требованиями по потребляемой мощности при относительно невысоком быстродействии - ИС К561, К564, а быстродействующую аппаратуру с малой потребляемой мощностью позволяют создавать ИС 533, К555, КР1533, КР1531.

Рисунок 1 - Сравнительная характеристика КМОП и ТТЛ серий ИМС

После анализа технического задания становится ясно, что особые требования к потребляемой мощности не предъявляются, а значит, оптимальным будет использование микросхем ТТЛШ, например серии КР1533.

Схема логического элемента серии К1533(ALS) имеет следующие преимущества по сравнению со схемой серии К555 и К155: полное ограничение диодом Шоттки всех насыщающихся транзисторов, что способствует исключению накопления излишнего базового заряда и значительно уменьшает время выключения транзисторов; устранение излишнего накопления заряда, что позволяет получить более стабильное время переключения в диапазоне температур; обеспечение улучшения динамической помехоустойчивости при высоком логическом уровне за счет активного выключения выходного транзистора.

При относительно небольшом потреблении (ниже, чем у ТТЛ), микросхемы серии К1533 по быстродействию сравнимы с КМОП-микросхе-мами быстродействующих серий, но являются более доступными и дешевыми. Кроме того микросхемы ТТЛШ лучше защищены от помех, чем КМОП и не требуют согласования по уровням с логикой ТТЛ, являющейся промышленным стандартом.

3. Разработка схемы электрической принципиальной и перечня элементов

На начальном этапе необходимо произвести минимизацию всех трех функций заданных по заданию. В минимизацию входят построение карт Карно (Lazare Carnot - французский инженер и учёный), получение минимальной формы заданной функции.

Данными для проектирования являются:

- система трех логических функций шести переменных каждая;

- исполнение (мультиплексор с заданным количеством адресных входов - q, логические элементы И-НЕ и ИЛИ-НЕ), то есть, элементная база для синтеза логического устройства управления. Необходимо учесть, что заданный мультиплексор необходимо использовать для реализации одного яруса схемы, для остальных ярусов - использовать либо только логические элементы базиса И-НЕ, либо ИЛИ-НЕ. Совместное использование обоих базисов не допустимо.

Согласно выданному преподавателем варианту (тема 4, вариант №29), имеем следующие данные:

Число адресных входов МХ равно 2 и 4.

№	A	B	C	D	E	F	Y
	X5	X4	X3	X2	X1	X0
0	0	0	0	0	0	0	1
1	0	0	0	0	0	1	1
2	0	0	0	0	1	0	0
3	0	0	0	0	1	1	0
4	0	0	0	1	0	0	0
5	0	0	0	1	0	1	0
6	0	0	0	1	1	0	0
7	0	0	0	1	1	1	0
8	0	0	1	0	0	0	0
9	0	0	1	0	0	1	0
10	0	0	1	0	1	0	0
11	0	0	1	0	1	1	0
12	0	0	1	1	0	0	0
13	0	0	1	1	0	1	0
14	0	0	1	1	1	0	0
15	0	0	1	1	1	1	0
16	0	1	0	0	0	0	0
17	0	1	0	0	0	1	0
18	0	1	0	0	1	0	0
19	0	1	0	0	1	1	0
20	0	1	0	1	0	0	1
21	0	1	0	1	0	1	1
22	0	1	0	1	1	0	0
23	0	1	0	1	1	1	1
24	0	1	1	0	0	0	0
25	0	1	1	0	0	1	0
26	0	1	1	0	1	0	0
27	0	1	1	0	1	1	0
28	0	1	1	1	0	0	0
29	0	1	1	1	0	1	0
30	0	1	1	1	1	0	0
31	0	1	1	1	1	1	0
32	1	0	0	0	0	0	0
33	1	0	0	0	0	1	0
34	1	0	0	0	1	0	1
35	1	0	0	0	1	1	1
36	1	0	0	1	0	0	1
37	1	0	0	1	0	1	0
38	1	0	0	1	1	0	0
39	1	0	0	1	1	1	0
40	1	0	1	0	0	0	0
41	1	0	1	0	0	1	0
42	1	0	1	0	1	0	0
43	1	0	1	0	1	1	0
44	1	0	1	1	0	0	1
45	1	0	1	1	0	1	1
46	1	0	1	1	1	0	0
47	1	0	1	1	1	1	0
48	1	1	0	0	0	0	0
49	1	1	0	0	0	1	0
50	1	1	0	0	1	0	0
51	1	1	0	0	1	1	0
52	1	1	0	1	0	0	0
53	1	1	0	1	0	1	0
54	1	1	0	1	1	0	1
55	1	1	0	1	1	1	1
56	1	1	1	0	0	0	1
57	1	1	1	0	0	1	0
58	1	1	1	0	1	0	0
59	1	1	1	0	1	1	0
60	1	1	1	1	0	0	1
61	1	1	1	1	0	1	1
62	1	1	1	1	1	0	0
63	1	1	1	1	1	1	0

Таблица 1 - Таблица истинности первой функции (F1)

Совершенная дизъюнктивная нормальная форма (СДНФ) функции

Рисунок 2 - Карта Карно с объединениями для первой функции (F1)

Минимальная форма заданной функции F1 (МДНФ):

Выясним, насколько часто встречаются те или иные переменные в полученной МДНФ.

Таблица 2 - переменные функции F1

A(X5)	B(X4)	C(X3)	D(X2)	E(X1)	F(X0)
8	7	7	7	7	3

Число адресных входов мультиплексора по заданию равно 2 и 4. Сначала выполним декомпозицию по двум переменным, а затем по четырем.

Как видно из таблицы 2, чаще всего встречаются переменные A(X5) и B(X4). Поэтому при разложении по двум переменным будем их использовать. Разложение будем проводить, используя декомпозицию логических функций.

При декомпозиции логическая функция представляется в виде взвешенной суммы определенного числа более простых логических функций - остаточных функций.

Декомпозиция по двум указанным переменным имеет вид:

Для МДНФ заданной функции получим остаточные функции (ОФ):

Теперь выполним декомпозицию по четырем переменным (A,B,C,D).

Декомпозиция по четырем указанным переменным имеет вид:



Для МДНФ заданной функции получим остаточные функции:

Совершенная дизъюнктивная нормальная форма (CДНФ) второй функции (F2):

№	A	B	C	D	E	F	Y
	X5	X4	X3	X2	X1	X0
0	0	0	0	0	0	0	1
1	0	0	0	0	0	1	0
2	0	0	0	0	1	0	1
3	0	0	0	0	1	1	1
4	0	0	0	1	0	0	0
5	0	0	0	1	0	1	0
6	0	0	0	1	1	0	0
7	0	0	0	1	1	1	0
8	0	0	1	0	0	0	0
9	0	0	1	0	0	1	0
10	0	0	1	0	1	0	0
11	0	0	1	0	1	1	0
12	0	0	1	1	0	0	0
13	0	0	1	1	0	1	0
14	0	0	1	1	1	0	0
15	0	0	1	1	1	1	0
16	0	1	0	0	0	0	0
17	0	1	0	0	0	1	0
18	0	1	0	0	1	0	0
19	0	1	0	0	1	1	0
20	0	1	0	1	0	0	0
21	0	1	0	1	0	1	1
22	0	1	0	1	1	0	1
23	0	1	0	1	1	1	1
24	0	1	1	0	0	0	0
25	0	1	1	0	0	1	0
26	0	1	1	0	1	0	0
27	0	1	1	0	1	1	0
28	0	1	1	1	0	0	0
29	0	1	1	1	0	1	0
30	0	1	1	1	1	0	0
31	0	1	1	1	1	1	0
32	1	0	0	0	0	0	0
33	1	0	0	0	0	1	1
34	1	0	0	0	1	0	1
35	1	0	0	0	1	1	0
36	1	0	0	1	0	0	0
37	1	0	0	1	0	1	0
38	1	0	0	1	1	0	0
39	1	0	0	1	1	1	0
40	1	0	1	0	0	0	0
41	1	0	1	0	0	1	0
42	1	0	1	0	1	0	0
43	1	0	1	0	1	1	1
44	1	0	1	1	0	0	1
45	1	0	1	1	0	1	1
46	1	0	1	1	1	0	0
47	1	0	1	1	1	1	0
48	1	1	0	0	0	0	0
49	1	1	0	0	0	1	0
50	1	1	0	0	1	0	0
51	1	1	0	0	1	1	0
52	1	1	0	1	0	0	0
53	1	1	0	1	0	1	1
54	1	1	0	1	1	0	1
55	1	1	0	1	1	1	0
56	1	1	1	0	0	0	0
57	1	1	1	0	0	1	0
58	1	1	1	0	1	0	1
59	1	1	1	0	1	1	1
60	1	1	1	1	0	0	0
61	1	1	1	1	0	1	0
62	1	1	1	1	1	0	0
63	1	1	1	1	1	1	0

Таблица 3 - Таблица истинности второй функции (F2)

Рисунок 3 - Карта Карно с объединениями для функции F2

Минимальная форма заданной функции F2 (МДНФ):

Выясним, насколько часто встречаются те или иные переменные в полученной МДНФ.

Таблица 4 - переменные функции F2

A(X5)	B(X4)	C(X3)	D(X2)	E(X1)	F(X0)
7	9	10	10	8	7

Число адресных входов МХ по заданию равно 2,4. Сначала выполним декомпозицию по двум переменным, а затем по четырем.

Как видно из таблицы 4, чаще всего встречаются переменные C(X3)и D(X2). Поэтому при разложении по двум переменным будем их использовать. Разложение будем проводить, используя декомпозицию логических функций.

Декомпозиция по двум указанным переменным имеет вид:

Для минимальной формы заданной функции получим остаточные функции:

Теперь выполним декомпозицию по четырем переменным (B,C,D,E).

Декомпозиция по четырем указанным переменным имеет вид:

Для минимальной формы заданной функции получим остаточные функции:

№	A	B	C	D	E	F	Y
	X5	X4	X3	X2	X1	X0
0	0	0	0	0	0	0	0
1	0	0	0	0	0	1	1
2	0	0	0	0	1	0	1
3	0	0	0	0	1	1	1
4	0	0	0	1	0	0	0
5	0	0	0	1	0	1	0
6	0	0	0	1	1	0	0
7	0	0	0	1	1	1	0
8	0	0	1	0	0	0	0
9	0	0	1	0	0	1	0
10	0	0	1	0	1	0	0
11	0	0	1	0	1	1	0
12	0	0	1	1	0	0	0
13	0	0	1	1	0	1	0
14	0	0	1	1	1	0	0
15	0	0	1	1	1	1	0
16	0	1	0	0	0	0	0
17	0	1	0	0	0	1	0
18	0	1	0	0	1	0	0
19	0	1	0	0	1	1	0
20	0	1	0	1	0	0	0
21	0	1	0	1	0	1	0
22	0	1	0	1	1	0	0
23	0	1	0	1	1	1	1
24	0	1	1	0	0	0	1
25	0	1	1	0	0	1	1
26	0	1	1	0	1	0	0
27	0	1	1	0	1	1	0
28	0	1	1	1	0	0	0
29	0	1	1	1	0	1	0
30	0	1	1	1	1	0	0
31	0	1	1	1	1	1	1
32	1	0	0	0	0	0	1
33	1	0	0	0	0	1	1
34	1	0	0	0	1	0	0
35	1	0	0	0	1	1	0
36	1	0	0	1	0	0	0
37	1	0	0	1	0	1	0
38	1	0	0	1	1	0	0
39	1	0	0	1	1	1	0
40	1	0	1	0	0	0	0
41	1	0	1	0	0	1	0
42	1	0	1	0	1	0	1
43	1	0	1	0	1	1	1
44	1	0	1	1	0	0	0
45	1	0	1	1	0	1	0
46	1	0	1	1	1	0	0
47	1	0	1	1	1	1	0
48	1	1	0	0	0	0	0
49	1	1	0	0	0	1	0
50	1	1	0	0	1	0	0
51	1	1	0	0	1	1	1
52	1	1	0	1	0	0	1
53	1	1	0	1	0	1	1
54	1	1	0	1	1	0	0
55	1	1	0	1	1	1	0
56	1	1	1	0	0	0	0
57	1	1	1	0	0	1	0
58	1	1	1	0	1	0	1
59	1	1	1	0	1	1	0
60	1	1	1	1	0	0	0
61	1	1	1	1	0	1	0
62	1	1	1	1	1	0	0
63	1	1	1	1	1	1	1

Таблица 5 - Таблица истинности для функции F3

Совершенная дизъюнктивная нормальная форма (СДНФ) функции F3:



Рисунок 4 - Карта Карно с объединениями для функции F3

Минимальная форма заданной функции F3 (МДНФ):

Выясним, насколько часто встречаются те или иные переменные в полученной МДНФ.

Таблица 6 - Переменные функции F3

A(X5)	B(X4)	C(X3)	D(X2)	E(X1)	F(X0)
9	9	9	10	9	5

Число адресных входов МХ по заданию равно 2 и 4. Сначала выполним декомпозицию по двум переменным, а затем по четырем.

Как видно из таблицы 6, чаще всего встречаются переменные C(X3)и D(X2). Поэтому при разложении по двум переменным будем их использовать.

Разложение будем проводить, используя декомпозицию логических функций. При декомпозиции логическая функция представляется в виде взвешенной суммы определенного числа более простых логических функций - остаточных функций.

Декомпозиция по двум указанным переменным имеет вид:

Для минимальной формы заданной функции получим остаточные функции:

Теперь выполним декомпозицию по четырем переменным(A,B,C,D).

Декомпозиция по четырем указанным переменным имеет вид:



Для минимальной формы заданной функции получим остаточные функции:

Исходя из полученных данных, выберем цифровые интегральные микросхемы, по функциональному назначению из выбранной в предыдущем пункте группы единого конструктивно-технологического исполнения, на которых можно реализовать полученные ОФ.

В качестве двухадресного мультиплексора выберем распространенный КР1533КП2. Он представляет собой два мультиплексора 1-4 с общим дешифратором адреса канала и входами выбора (стробирующими входами) одного из мультиплексоров Е0 и Е1.

В качестве четырехадресного мультиплексора был выбран К155КП1. Объясняется это тем, что других отечественных микросхем подходящих для данной цели нет. Серия К155 относится к ТТЛ серии. Она хоть и отличается по быстродействию, но полностью совместима с КР1533. Они имеют одинаковые напряжения питания (5В), а значит и логические уровни микросхем этих серий идентичны. Различие в быстродействии будет влиять несущественно, т.к. мультиплексоры стоят на последнем месте, на пути прохождения сигнала в схеме и неравномерности между получением результата на выходах одной из трех функций (гонки сигналов) будут приблизительно сходны. Следовательно, ничто не мешает использовать его в данном курсовом проекте совместно с серией КР1533.

Анализ полученных ОФ и последующий перевод их в базис И-НЕ позволяет выбрать микросхемы для реализации этих функций. Для этого требуются элементы И-НЕ трех типов, двух-, трех- и четырехвходовые (2И-НЕ, 3И-НЕ, 4И-НЕ). Из серии К1533 таковыми являются: КР1533ЛА1, КР1533ЛА3 и КР1533ЛА4.

Микросхема КР1533ЛА1 представляет собой два ЛЭ типа 4И-НЕ. Микросхема КР1533ЛА3 представляет собой четыре ЛЭ типа 2И-НЕ. Микросхема КР1533ЛА4 представляет собой три ЛЭ типа 3И-НЕ.



Рисунок 5 - Схема электрическая принципиальная устройства управления на мультиплексорах КР1533КП2 и логических элементах И-НЕ

Рисунок 6 - Схема электрическая принципиальная устройства управления на мультиплексорах К155КП1 и логических элементах И-НЕ

Поскольку разрабатываемое цифровое устройство должно быть функционально законченным, то, являясь промежуточным звеном для устройств внешнего уровня, оно должно иметь стандартные способы соединения (коммутации) с иными устройствами, не входящими в данный курсовой проект. В качестве разъема для ввода/вывода была применена стандартная розетка DB-15F. Она подходит по количеству контактов, и эстетична в исполнении.

В разработанном цифровом устройстве необходимо принять меры по борьбе с помехами, возникающими в цепях проводников от источника питания.

В качестве помехоподавляющих выбраны малогабаритные керамические конденсаторы К10-17Б 63В - 22нФ - 10%. В качестве электролитического - К50-35 16В -2,2мкФ-10%.

На практике, при разработке, возможны случаи, когда не все логические элементы или функциональные идентичные узлы данной цифровой микросхемы использованы для реализации схемы электрической принципиальной. Входы указанных элементов или узлов в большинстве случаев нельзя оставлять не подключенными, так как это может привести к сбоям в работе микросхемы и всего устройства в целом, следовательно, необходимо принимать соответствующие меры для исключения их возникновения.

Следует также помнить, что для любого разрабатываемого устройства немаловажным является фактор его стоимости, - один из определяющих при оценке экономических показателей. Следовательно, принимаемые инженерные решения при разработке должны учитывать стоимость используемых компонентов. Поэтому на этапах курсового проектирования необходимо:

- выбирать схему электрическую принципиальную, соответствующую минимальным аппаратным затратам. В первую очередь минимизация заданных логических функций, а также функций, получаемых в результате промежуточных вычислений, должна проводиться обязательно. Она позволит сократить количество компонентов конечной схемы до минимального. При реализации устройств, с использованием мультиплексоров, необходимо выбирать именно ту схему, которая соответствует минимальным аппаратным затратам;

- выбирать меры борьбы с гонками сигналов, основанные на минимальных аппаратных затратах.

Снижение стоимости устройства не должно приводить к снижению качества его работы и нарушению алгоритма функционирования. Поэтому при стремлении к снижению стоимости синтезируемого цифрового устройства не следует устанавливать компромисс между низкой стоимостью и низким качеством работы (недостаточной надежностью). Всегда перевес должен быть в сторону именно надежного и безотказно работающего цифрового устройства.

В результате проведенного синтеза выбранным методом расчета были получены две схемы электрические принципиальные.

На рисунке 5 показана электрическая принципиальная устройства управления на мультиплексорах КР1533КП2 и логических элементах И-НЕ. Она является результатом декомпозиций трех функций по двум переменным.

На рисунке 6 показана схема электрическая принципиальная устройства управления на мультиплексорах К155КП1 и логических элементах И-НЕ, которая получена от декомпозиции по четырем переменным. Необходимо выбрать только одну, которая будет минимальна с точки зрения аппаратных затрат, то есть содержать меньшее количество корпусов цифровых интегральных схем. Все дальнейшие расчеты, разработка печатной платы, перечня элементов и чертежа схемы электрической принципиальной проводятся только для минимальной выбранной схемы. Схема на рис.5 не соответствует минимальным требованиям. Она содержит 17 корпусов ИС против 10 на схеме на рис.6. Это значит, что все дальнейшие расчеты и действия будут производиться для принципиальной схемы, построенной на мультиплексорах К155КП1.

4. Анализ гонок сигналов в схеме устройства и выбор мер борьбы с ними

Комбинационное устройство (КУ) - это устройство с m входами и n выходами. Если КУ выполнено на базе идеальных, т.е. безинерционных элементов, состояние выходов однозначно определяется состоянием входов в тот же момент времени. Однако, инерционность элементов и наличие различных факторов, приводящих к задержке распространения сигнала, приводят к задержке появления выходных сигналов КУ, т.е. сигналы на выходе КУ, соответствующие новому состоянию входных сигналов, появляются не сразу, а с некоторой задержкой. При этом в переходный период возможно появление на выходах устройства некоторых промежуточных значений сигналов, не соответствующих заданному состоянию устройства. Такое явление получило название состязаний или гонок. Обычно, вырабатываемые узлами КУ промежуточные значения сигналов, представляют собой импульсы очень малой длительности, являющиеся помехой для всей цифровой системы. Они могут запускать непредусмотренное срабатывание триггеров, счетчиков и осуществлять нежелательные записи в регистры.

Рисунок 7 - Фрагмент схемы КУ, иллюстрирующий возникновение

«гонок» сигналов

Рассмотрим в качестве примера фрагмент схемы комбинационного устройства (рис.7), где может наблюдаться явление гонок. Для наглядности процесса формирования промежуточного значения выходного сигнала приведены временные диаграммы состояний различных цепей распространения в идеальном и реальном случаях (рис.8, рис. 9).

Рисунок 8 - Временные диаграммы показывающие процесс гонок:

а) в идеальном случае; б) в реальном случае

Время задержки импульсов в цепях определяется средним временем задержки распространения сигнала всеми элементами этой цепи. Момент времени появления импульса помехи определяется соотношением числа инвертирующих элементов в конкурирующих цепях фрагмента схемы КУ (см. рис.8, а и рис.9).

Как следует из рис.8, а, если элементы схемы идеальные, т. е. безынерционные, (что на практике достичь не удается), на выходе схемы КУ импульс помехи отсутствует. Однако в реальных схемах всегда имеет место явление гонок и требуется создать такие схемы, в которых влияние этого явления устраняется. Существует три наиболее часто встречающихся способа борьбы с гонками:

- тактирование;

- построение противоугонных схем;

- учет минимального времени задержки распространения сигнала.

Рисунок 9 - Временные диаграммы, поясняющие работу КУ

в случае с реальными ЛЭ

Пример реализации тактирования цикла работы комбинационного устройства (рис.10).

Рисунок 10 - Фрагмент схемы КУ с тактированием выходного сигнала с помощью трехвходового элемента конъюнкции

Вернемся к курсовому проекту. Последствия гонок могут быть разными, но, в любом случае, с ними необходимо бороться. Так как в задании не предъявляется жестких требований к быстродействию разрабатываемой схемы, но при этом рекомендуется использование как можно меньших аппаратных средств, для борьбы с гонками сигналов выберем наиболее простой и выгодный способ - снижение рабочей частоты схемы.

Таблица 7 - Задержки переключений ИМС

Тип ИМС	Время задержки из 0 в 1	Время задержки из 1 в 0
К155КП1	33нс	35нс
КР1533ЛА3	12нс	12нс
КР1533ЛА4	21нс	14нс

Наиболее длинной цепью, содержащей эти элементы, является цепь распространения сигнала логической переменной А - через двухвходовой элемент DD1.1 (12 нс), двухвходовой элемент DD5.1 (12 нс), трехвходовой элемент DD6.2 (21/14 нс) и мультиплексор DD7 (33/35 нс) и двухвходовой DD5.3(12 нс).

Суммарная задержка выбранной для анализа цепи элементов, при переходе из логического нуля в логическую единицу составит

12+12+21+33+12 = 90 нс.

Обратное переключение будет происходить в течение

12+12+14+35+12 = 95 нс.

Длительность воздействия положительного импульса на входе 240 нс. Диаграммы, иллюстрирующие процесс распространения сигналов в выбранной для анализа цепи изображены на рисунке 11.



Рисунок 11- Распространение сигнала логической переменной А

Теперь можно рассчитать максимальную рабочую частоту схемы по простой формуле:

; (3)

Гц.

5. Расчет потребляемой мощности

Справочные данные о потребляемых статических мощностях используемых микросхем приведены в таблице 8.

Таблица 8

Тип микросхемы	Не более	Количество
	мВт		мВт	мВт
К155КП1	35	3	75	146,1
К1533ЛА3	9,6	6	57,6
К1533ЛА4	13,5	1	13,5

Потребляемая схемой мощность зависит от частоты, на которой она работает. Поэтому для расчета динамической мощности воспользуемся формулой:

Pпот=U2пит(Свн+Cн)Fmax. (4)

Найдем динамическую мощность, потребляемую одним двухвходовым логическим элементом:

Вт.

Найдем динамическую мощность, потребляемую одним трехвходовым логическим элементом:

Вт.

Найдем динамическую мощность, потребляемую одним мультиплексором:

Вт.

Занесем в таблицу 9 найденные значения и найдем общую динамическую мощность потребляемую схемой.

Таблица 9

Тип логического элемента		Количество		Итого:
	мВт		мВт	мВт
КР1533ЛА3	1,18	6	7,08	33,43
КР1533ЛА4	1,57	1	1,57
К155КП1	8,26	3	24,78

Полная потребляемая схемой, работающей на максимальной частоте, мощность будет равна сумме динамической и статической составляющих: 146,1+33,43=179,53 мВт.

Для работы схемы в нормальном режиме потребуется блок питания мощностью от 200 мВт, питающее схему напряжение должно быть стабилизировано на уровне 5 В с отклонением в пределах 5 %.

6. Разработка печатной платы устройства

Чтобы удовлетворить условия задания, исходя из которых затраты на изготовление должны быть минимальны, но не должны отражаться на работоспособности устройства, печатная плата устройства будет изготавливаться из самого распространенного стандартного (ГОСТ 10316-78 Гетинакс и стекло-текстолит фольгированные) фольгированного стеклотекстолита СФ-2-50 размерами 100мм на 70мм.

Диаметр отверстий под микросхемы выберем равным 0,8 мм, под конденсаторы 0,7 мм, диаметр отверстий для установки разъема DB-15F будет равен 1,0 мм. Диаметр переходных отверстий 0,45 мм. Учитывая это, выберем наиболее подходящую стандартную толщину печатной платы 2,5 мм. Она оптимально подходит для данного устройства и обеспечит надежность и прочность монтажа схемы.

Зная толщину печатного проводника выбранного текстолита (a=50 мкм), максимально допустимую плотность тока (с=20 А/мм2) и потребляемую схемой мощность, найдем минимальную ширину печатных проводников на плате.

Максимальный потребляемый схемой ток:

Imax=Pпот/Uпит; (5)

Imax=180/5=36·10-3 А.

Минимальная ширина печатных проводников:

; (6)

мм.

Для повышения надежности печатной платы, выбрана ширина печатных проводников равной 0,6 мм, а для цепей питания 0,75мм. Таким образом, разрабатываемая плата будет относиться в общей сложности к классу «Б». Изготавливаться будет химическим методом с металлизацией отверстий.

Найдем минимально допустимые размеры контактных площадок для отверстий с зенковкой. Данные для расчета берем в [8], расчет выполним по формуле:

dк=dз+С+2b, (7)

где dк -- диаметр контактной площадки, мм; dз -- диаметр зенковки, мм; С -- суммарный коэффициент, учитывающий изменение диаметров отверстий, контактных площадок, межцентрового расстояния и смещение слоев в процессе изготовления платы; b -- ширина контактной площадки (гарантийный поясок), мм.

Найдем минимально допустимые размеры контактных площадок для отверстий диаметром 0,8 мм:

dк=1,1+0,4+0,2=1,7 мм

Найдем минимально допустимые размеры контактных площадок для отверстий диаметром 1,0 мм:

dк=1,5+0,4+0,2=2,1 мм.

Найдем минимально допустимые размеры контактных площадок для отверстий диаметром 0,7 мм:

dк=1,1+0,4+0,2=1,7 мм

Монтажные отверстия печатной платы выполняются диаметром 2,5 мм, зенковка и металлизация этих отверстий не требуется.

Шаг координатной сетки для отверстий составляет 2,5 мм. Шаг координатной сетки для печатных проводников 1,25 мм.

Чертеж печатной платы, а так же схема размещения компонентов устройства на печатной плате выполнены на листе формата А3 графического материала данного курсового проекта.

Разводка проводников печатной платы была автоматизирована с помощью IBM PC-совместимого компьютера. При помощи программной среды P-CAD 2004 PCB и дополнительно установленного авторазводчика SPECCTRA v15.0 получен оптимальный рисунок токопроводящего слоя текстолита.

Заключение

Разработанное цифровое устройство является функционально законченным, т.е. являясь промежуточным звеном для устройств внешнего уровня, оно имеет стандартные способы соединения (коммутации) с иными устройствами, не входящими в данный курсовой проект.

При относительно небольшом потреблении (ниже, чем у ТТЛ), микросхемы серии К1533 по быстродействию сравнимы с КМОП-микросхемами быстродействующих серий, но являются более доступными и дешевыми. Кроме того микросхемы ТТЛШ лучше защищены от помех, чем КМОП и не требуют согласования по уровням с логикой ТТЛ, являющейся промышленным стандартом. Поэтому при выборе компонентной базы для устройства выбор пал именно на серию КР1533, за исключением мультиплексора К155КП1. цифровое устройство мультиплексор сигнал

В разработанном устройстве приняты меры по борьбе с помехами, возникающими в цепях проводников от источника питания.

Принятые в ходе выполнения работы инженерные решения при разработке учитывали стоимость используемых компонентов. Выбрана электрическая принципиальная схема, соответствующая минимальным аппаратным затратам. Выбран оптимальный метод борьбы с гонками сигналов, с минимальными аппаратными затратами.

На завершающих этапах проектирования была подсчитана потребляемая мощность от источника питания. Разработана печатная плата для устройства, которая способна полноценно обеспечить надежную работу схемы при нормальных условиях эксплуатации.

Литература

1. «Цифровые интегральные микросхемы»: справочник/ Мальцев П.П., Долидзе Н.С., Критенко М.И. и др. - изд. Радио и связь,1994г.

2. «Электроника. Цифровые элементы и устройства»: Чье Ен Ун ,Учеб. пособ. -Хабаровск: Изд-во Хабар. гос. техн. ун-та, 2002. - 97 с.

3. «Цифровые интегральные микросхемы»: Справочник /М. И. Богданович, И. Н. Грель, С. А. Дубина и др. - Мн.: Беларусь, 1991. - 493с.: ил.

4. Е.М. Косаревич Курс лекций по дисциплине: «Цифровая микросхемотехника» для студентов специальности, «Квантовые информационные системы» Минск, БГУИР 2006.

5. «Цифровые и аналоговые интегральные микросхемы»: Справочник/

Якубовский С. В., Ниссельсон Л. И., Кулешова В. И. и др.,Москва: Радио и связь,1990г.

6. Методические указания по выполнению курсового проекта по дисциплине: «Электронные промышленные устройства» для студентов специальности 210106 «Промышленная электроника» Составитель: Лапин А. А., СевКавГТУ, Ставрополь, 2006.

7. «Основы цифровой электроники» http://www.bashedu.ru/perspage/wsap/posobie/chapter2/2.htm

8. Отраслевой стандарт - Печатные платы. ОСТ4 ГО.010.011

Размещено на Allbest.ru