Преобразователь двоичного кода
Разработка преобразователя двоичного кода на базе элементов 2И и его расчет с простым инвертором по максимальным значениям входного и выходного тока для уровня логического нуля. Построение двоичного счётчика со схемой гашения на базе синхронного триггера.
| Рубрика | Коммуникации, связь, цифровые приборы и радиоэлектроника |
| Вид | курсовая работа |
| Язык | русский |
| Дата добавления | 26.02.2013 |
| Размер файла | 753,2 K |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Размещено на http://www.allbest.ru/
Министерство образования, науки импорта Украины
ДонГТУ
Кафедра электронных систем
КУРСОВАЯ РАБОТА
по курсу “Цифровая схемотехника”
Выполнил: студентка группы ЭС-10
Козлова М.А.
Проверил: доцент кафедры
Захожай О.И.
Алчевск 2012
ТЕХНИЧЕСКОЕ ЗАДАНИЕ
Разработать преобразователь двоичного кода на базе элементов 2И.
Разработать и рассчитать логический ТТЛ элемент 2И с простым инвертором для Iвх0=0.5мА, Iвых0=8мА, где Iвх0, Iвых0 - максимальные значения входного и выходного тока для уровня логического нуля.
Построить двоичный счётчик со схемой гашения на базе синхронного JK-триггера. Рассчитать задающий генератор с рабочей частотой ?=7*103Гц, используя элементы 2И.
Оптимизировать комбинационную логическую схему (КЛС) преобразователя двоичного кода методом Карно, если функция перехода КЛС принимает значение логической единицы для №=1,2,3,5,8,10, где № -- это десятичный эквивалент двоичного кода на выходе КЛС. Счётчик перезапускается при №=13.
РЕФЕРАТ
преобразователь двоичный код триггер
Курсовая работа содержит 20 страниц, 3 таблицы и 13 рисунков.
Целью данной курсовой работы является получение навыков построения цифровых систем обработки и преобразования информации, освоение математического анализа и синтеза цифровых систем, развитие навыков самостоятельной работы с технической литературой.
Ключевые слова: ТРИГГЕР, СЧЕТЧИК, СХЕМА ГАШЕНИЯ, ЛОГИЧЕСКИЙ УРОВЕНЬ, КОМБИНАЦИОННАЯ ЛОГИЧЕСКАЯ СХЕМА, ДВОИЧНЫЙ КОД, ЗАДАЮЩИЙ ГЕНЕРАТОР.
Содержание
Введение
1 Расчет топологии логического элемента
2 Расчет характеристик
2.1 Расчет переходной характеристики
2.2 Расчет входной характеристики
2.3 Расчет выходной характеристики
2.4 Расчет динамических характеристик
3 Расчет задающего генератора
4 Разработка двоичного счетчика
5 Разработка логической комбинационной схемы
Перечень ссылок
Заключение
ВВЕДЕНИЕ
Логические элементы (узлы) предназначены для выполнения различных логических (функциональных) операций над дискретными сигналами при двоичном коде их представления.
Преимущественное распространение получили логические элементы потенциального типа. В них используются дискретные сигналы, нулевому значению которых соответствует уровень низкого потенциала, а единичному значению - уровень высокого потенциала (отрицательного или положительного). Связь потенциального логического элемента с предыдущим и последующими узлами в системе осуществляется непосредственно, без применения реактивных компонентов. Благодаря этому преимуществу именно потенциальные логические элементы нашли почти исключительное применение в интегральном исполнении в виде микросхем.
Логические биполярные микросхемы чаще выполняют на транзисторах типа p-n-p с напряжением питания Ек › 0. Этим объясняется, что используемые здесь сигналы имеют положительную полярность. Уровню высокого положительного потенциала (<<1>>) на выходе соответствует закрытое состояние транзистора. А уровню низкого потенциала (<<0>>) - его открытое состояние. С этой точки зрения, в частности, и следует понимать действие сигнала на входе логического элемента, имеющего непосредственную связь с другими элементами конкретной схеме. Для упрощения, уровень низкого потенциала полагаем равным нулю, а процесс перехода транзистора из одного состояния в другое - достаточно быстро.
Логические интегральные микросхемы являются элементами, на основе которых выполняются схемы цифровой техники.
Существуют логические элементы в микросхемном исполнении, представляющие комбинацию простейших элементов и позволяющие осуществлять более сложные логические операции.
К основным параметрам логических элементов относятся функциональные возможности элемента, быстродействие, потребляемая мощность и помехоустойчивость.
Функциональные возможности логического элемента определяются коэффициентом разветвления mпо выходу и коэффициентом объединенияmпо входу. Под коэффициентом разветвления n логического элемента понимают количество входов аналогичных элементов, которое может быть подключено к его выходу, а под коэффициентом объединения m -число входов, которое может иметь элемент. Иными словами, коэффициент nхарактеризует нагрузочную способность микросхем.
Чем выше коэффициенты mи n, тем меньше количество микросхем для создания конкретного устройства. Препятствием для увеличения коэффициента n является ухудшение других показателей элемента или нарушение нормального режима его работы. Нагрузочная способность активного логического элемента существенно зависит от типа используемого в нем выходного транзисторного каскада (инвертора). Для увеличения нагрузочной способности к выходу элемента в случае необходимости подключают буферный усилитель с мощным многотранзисторным инвертором. Буферный усилитель входит в состав сери интегральных микросхем.
Быстродействие характеризует время реакции логического элемента на изменении сигналов на входах.
Показателем быстродействия логических микросхем является среднее время задержки прохождения сигналов через элемент.
Логические микросхемы подразделяются на сверхбыстродействующие, быстродействующие, среднего быстродействия и низкого быстродействия.
Существенным параметром логических элементов является так же потребляемая мощность от источника питания в зависимости от типа мощность, потребляемая логической микросхемой, составляет 250 мВт - 1 мкВт. Ее обычно определяют по средней мощности, потребляемой элементом в состоянии <<1>> и <<0>>. Потребляемая мощность связана с быстродействием микросхем. В частности, микросхемы, потребляющие большую мощность, отличаются, как правило, и высоким быстродействием.
Помехоустойчивость характеризует меру невосприимчивостью логических элементов к изменению своих состояний под воздействием напряжения помех. Помехи, действующие на входе логической микросхемы, подразделяются на статические и импульсные. Статическими называют помехи, напряжения которых остается постоянным в течение времени, значительно превышающим деятельность переходных процессов в схеме. Причиной их появления являются падения напряжения в проводниках, соединяющих микросхемы в устройстве. Статическая помехоустойчивость характеризуется максимальным напряжением помехи, которое может быть подано на вход логического элемента не вызывая при этом его ложного срабатывания.
Импульсные помехи обуславливаются различными наводками от соседних работающих установок. По аналогии со статической помехоустойчивостью, импульсной помехоустойчивостью характеризуется напряжением импульса, величина которого зависит от формы и длительности импульса.
К действию помех наиболее чувствительны микросхемы, имеющие низкий перепад логических уровней. На помехоустойчивость оказывает влияние вид схемы, режим работы транзисторов, напряжение источников питания и т.д. и т.п.
Помимо логических элементов на биполярных транзисторах промышленностью выпускаются так же логические элементы на полевых транзисторах. К числу их преимуществ относятся низкая потребляемая мощность (менее 1 мкВт), упрощенная технология получения высокая нагрузочная способность.
1 Расчет топологии логического элемента
Для построения логического элемента 2И выберем транзистор малой мощности транзистор КТ315А со следующими характеристиками и параметрами:
Рисунок 1 - Зависимость статического коэффициента передачи тока от тока эмиттера и входная характеристика транзистора КТ315А
Таблица 1 - Электрические параметры транзистора КТ315А
|
Iкбо, мкА |
Iкmax, мкА |
Ск, пФ |
к, пс |
Uкэ.н, В |
Uбэ.н, В |
Uбэ.пор, В |
Uбэ, В |
Uбк.пор, В |
Uбк, В |
||
|
0,5 |
30 |
7 |
70 |
0,3 |
0,5 |
0,34 |
0,4 |
0,45 |
0,5 |
40 |
Схема рассчитываемого элемента 2И приведена на рисунке:
Определим коэффициент разветвления логического элемента по выходу:
где Iвых0=8мА, Iвх0=0,5мА.
Рассчитаем сопротивление резистора R1 при подаче на вход логического элемента уровня логического нуля:
где - напряжение питания логического,
- напряжение насыщения база-эмиттер транзистора VT1,
- напряжение насыщения коллектор-эмиттер транзистора VT0 на входе логического элемента.
Рассчитаем ток базы насыщения транзистора VT2 при подаче на вход X1 иX2 логического элемента уровня логической единицы:
где - напряжение насыщения база-эмитер транзистора VT3.
Определим ток коллектора насыщения транзистора VT2:
где - коэффициент насыщения транзистора VT2
Определим величину сопротивления резистора R2:
Приводим сопротивление резистора R2 к ряду Е24:
Примем ток через резистор R5равным (0.10.05)*Iвых0, тогда
Ом
Приводим сопротивление резистора R5 к ряду Е24:
Определим ток базы насыщения транзистора VT4:
Сопротивление резистора R4 рассчитаем исходя из условия:
Ом
Рассчитаем ток коллектора насыщенияVT3:
Рассчитаем ток базы насыщенияVT3:
Рассчитаем сопротивление резистора R3, предварительно найдя ток протекающий через него :
А
Сопротивление резистора R3 найдем из условия:
Ом
Приводим сопротивление резистора R3 к ряду Е24: R3=6200 Ом
2 Расчет характеристик
2.1 Расчет переходной характеристики
Расчёт начнём с основных точек характеристики. Пусть вход X1 (или X2) подан уровень логического нуля. Определим потенциал точки А - :
где .
Рассчитаем величину потенциала, необходимого для перевода транзисторов VT2 и VT3 из режима отсечки в режим насыщения для точки А:
где --пороговое напряжение база--коллектор транзистора VT1,
--пороговое напряжение база--эмиттер транзистора VT2,
--пороговое напряжение база--эмиттер транзистора VT3,
--пороговое напряжение база--эмиттер транзистора VT4
Определим уровень статической помехи при уровне логического нуля на входе логического элемента:
Определим пороговое значение напряжения переключения логического элемента из состояния логической единицы в состояние логического нуля:
Пусть на вход логического элемента X1 и X2 подан уровень логической единицы, тогда потенциал точки А будет равен:
Определим падение напряжения на переходе база--эмиттер транзистора VT1 при уровне логической единицы на входе:
Тогда величина статической помехи при уровне логической единицы на входе логического элемента:
Определим пороговое значение напряжения переключения элемента из состояния логического нуля в состояние логической единицы:
Переходная характеристика элемента приведена на рисунке 3
Рисунок 3--Переходная характеристика логического элемента
2.2 Расчет входной характеристики
Рассчитаем выходной ток логического элемента при уровне логического нуля на входе:
Определим пороговое значение тока переключения логического элемента из состояния логической единицы в состояние логического нуля:
Рассчитаем граничное значение тока переключения логического элемента из состояния логического нуля в состояние логической единицы:
где - статический коэффициент передачи тока транзистора работающего в инверсном режиме.
Входная характеристика логического элемента 2И приведена ниже:
Рисунок 4--Входная характеристика логического элемента
2.3 Расчет выходной характеристики
Выходная характеристика ТТЛ элемента определяется для двух режимов:
1) если на два входа логического элемента подан уровень логической единицы, выходная характеристика элемента ТТЛ определяется как сумма вольтамперной выходной характеристики транзистора VT3 для соответствующего тока базы и вольтамперной характеристики резистора R4;
2) если на вход логического элемента подан уровень логического нуля, транзистор VT3 находится в режиме глубокой отсечки, а наклон выходной характеристики определяется сопротивлением R5.
Найдём максимальный ток коллектора транзистора VT3, если :
Выходные характеристики логического элемента при уровнях логических единиц и нулей на входах представлены на рисунке 5.
Рисунок 5--Выходная характеристика логического элемента при уровнях логических единиц и нуля на входах
3 Расчет задающего генератора
В качестве задающего генератора будем использовать генератор на логических элементах 2И, принципиальная схема которого приведена на рисунке 6. Принцип работы генератора изображен на временных диаграммах (рисунок 7)
Рисунок 6 - Принципиальная схема задающего генератора
Рисунок 7 - Временные диаграммы задающего генератора
При расчете резисторы R1, R2 и конденсаторы C1, C2 принимаем равными. Сопротивление резистора R1=R2 рассчитываем из следующего условия:
Резистор выбираем в 2..3 раза меньше рассчитанного значения. Принимаем к установке резистор МЛТ 0,125 - 3320 Ом ±5%.
Напряжение изменяется по следующему закону:
где
напряжение соответствующее уровню логической единице на входе ЛЭ (=1.64В)
Постоянная времени времязадающей цепочки найдем по формуле:
После ряда преобразований получаем формулу для нахождения емкости конденсатора C1=C2:
Выбираем конденсатор С1=С2 КМ 312 нФ 50В±5%
Из справочной литературы выбираем диоды VD1 и VD2 берем КД407А, Iпр=50мА, Uобр.m=24
4 Разработка двоичного счетчика
Так как в задании нам дан JK -триггер, а для построения двоичного счетчика с непосредственной связью необходим JK -триггер. Преобразуем D - триггер в JK - триггер Принципиальная схема JK-триггера приведена на рисунке 8, принципиальная схема JK-триггера приведена на рисунке .
Рисунок 8 - Принципиальная схема JK-триггера
На основе JK-триггера строим четырехразрядный двоичный счетчикс логической схемой гашения, схема которого приведена на рисунке 10.
Согласно задания максимальный двоичный код счета N=12 (Q3=0, Q2=1, Q1=1, Q0=1). Схема гашения формирует на своем выходе логический нуль при N=12(Q3=1, Q2=1, Q1=1, Q0=1).
Рисунок 9- Принципиальная схема двоичного счетчика
5 Разработка логической комбинационной схемы
Комбинационная логическая схема должна реализовывать логическую функцию заданную таблицей 2.
Таблица 2
|
X1 |
X2 |
X3 |
X4 |
Y |
№ |
|
|
0 |
0 |
0 |
0 |
0 |
0 |
|
|
0 |
0 |
0 |
1 |
1 |
1 |
|
|
0 |
0 |
1 |
0 |
1 |
2 |
|
|
0 |
0 |
1 |
1 |
1 |
3 |
|
|
0 |
1 |
0 |
0 |
0 |
4 |
|
|
0 |
1 |
0 |
1 |
1 |
5 |
|
|
0 |
1 |
1 |
0 |
0 |
6 |
|
|
0 |
1 |
1 |
1 |
0 |
7 |
|
|
1 |
0 |
0 |
0 |
1 |
8 |
|
|
1 |
0 |
0 |
1 |
0 |
9 |
|
|
1 |
0 |
1 |
0 |
1 |
10 |
|
|
1 |
0 |
1 |
1 |
0 |
11 |
|
|
1 |
1 |
0 |
0 |
0 |
12 |
|
|
1 |
1 |
0 |
1 |
0 |
13 |
|
|
1 |
1 |
1 |
0 |
0 |
14 |
|
|
1 |
1 |
1 |
1 |
0 |
15 |
По таблице 2 составляем функцию переходов:
Затем по полученной функции составляем карту Карно (рисунок 11), по которой первично оптимизируем заданную логическую функцию и получаем.
|
1 |
||||
|
1 |
1 |
|||
|
1 |
||||
|
1 |
1 |
Рисунок 11 - Карта Карно
После этого окончательно оптимизируем заданную логическую функцию с учетом логических элементов заданных для схемной реализации этой функции -2И и 2ИЛИ-НЕ.
Составляем сему для реализации полученной функции (рисунок 12).
Рисунок 12 - Комбинационная логическая схема
Составляем схему нашего преобразователя двоичного кода (рисунок 13).
Размещено на Allbest.ru
Подобные документы
Разработка схемы преобразователя двоичного кода в код индикатора, ее реализация на базе простых логических элементов и с использованием комбинационных устройств. Получение совершенной дизъюнктивной нормальной формы, основные методы ее минимизации.
курсовая работа [1,5 M], добавлен 28.12.2012Основные способы реализации преобразователей кодов. Структурная схема преобразователя двоичного кода, описание работы ее составных элементов: DIP-переключателей, семисегментного индикатора с дешифратором. Основы моделирования схемы в среде Quartus II.
контрольная работа [414,9 K], добавлен 31.07.2010Системы радио и проводной связи, цифровые устройства. Схема формирования входного двоичного кода, преобразования кодов и управления. Индикация выходного двоичного кода, состоящая из светодиодов. Схема индикации десятичного эквивалента преобразуемого кода.
курсовая работа [857,0 K], добавлен 10.02.2012Получение канонической формы представления логических функций. Минимизация совершенной дизъюнктивной нормальной формы функций методами Карно и Кайва. Моделирование схемы преобразователя двоичного кода в код индикатора с помощью Electronics Workbench.
курсовая работа [1,7 M], добавлен 14.12.2012Сферы применения цифровых устройств и цифровых методов. Преобразование одного кода в другой с помощью преобразователей кодов. Структурная схема устройства, его основные узлы. Синтез схем формирования входного двоичного кода и его преобразования.
реферат [719,9 K], добавлен 10.02.2012Анализ разработки преобразователя кода из прямого двоичного и циклического кода Джонсона. Описание функций и синтеза структуры устройства и функциональных узлов. Изучение проектирования регистра памяти, мультиплексора, сдвигового регистра и счетчика.
практическая работа [261,7 K], добавлен 08.03.2012Помехоустойчивость как одна из важнейших характеристик современных систем передачи информации. Основные особенности построения биортогонального двоичного кода на базе матрицы Адамара. Анализ и характеристика схемы функционального кодирующего устройства.
контрольная работа [853,8 K], добавлен 06.01.2013Разработка блок-схемы и программы работы микропроцессорного устройства для контроля и индикации параметров, изменяющихся по случайному закону 8-разрядного двоичного кода. Разработка принципиальной схемы функционирования устройства в среде САПР P-CAD.
курсовая работа [709,6 K], добавлен 24.05.2015Генерация четырехбитного кода цифр. Составление таблицы истинности для четырех входных переменных. Генераторы импульсов на логических элементах. Разрядность двоичного параллельного цифрового кода. Формирование последовательности номера телефона.
курсовая работа [857,1 K], добавлен 08.03.2016Нахождение двоичного циклического кода Хэмминга, обеспечивающего передачу сообщений в системе связи с заданной вероятностью выдачи ложного сообщения. Структурная схема алгоритма расчета кода, листинг программы. Функциональные схемы кодера и декодера.
курсовая работа [713,7 K], добавлен 11.02.2011
