o Неограниченное число реконфигураций от внешних загрузочных ПЗУ, с помощью контроллера или через JTAG порт;

o Специальные цепи для тактирующих сигналов (до 16 глобальных тактирующих цепей);

o Полный 100% функциональный тест всех микросхем;

· Организация программируемых межсоединений:

o FastTrack межсоединения - непрерывная линии связи, обеспечивающие быстрые и предсказуемые задержки;

o Цепи переноса, позволяющие быстро выполнять арифметические функции сложения, счета и сравнения (автоматически используются программным обеспечением и мегафункциями);

o Цепи каскадирования, позволяющие выполнять реализовывать высокоскоростные логические функции с большим количеством переменных (автоматически используются программным обеспечением и мегафункциями);

o Эмуляция третьего состояния, позволяющая реализовывать внутренние шины с высокоимпедансным состоянием;

· Особенности контактов Ввода/Вывода:

o Управление третьем состоянием для каждого контакта;

o Функция открытого коллектора (стока) для каждого контакта Ввода/Вывода;

o Программируемая скорость изменения фронта выходного сигнала позволяет уменьшать шумы при переключении;

o Программируемые clamp диоды, подключающиеся к VCCIO;

o Поддержка горячего включения (возможность задания произвольной последовательности подачи сигналов и напряжений питания);

· Доступны корпуса с количеством контактов от 144 до 896, включая FineLine BGA корпуса;

· Дополнительные возможности по вводу проекта и моделированию обеспечиваются использованием файлов списка соединений EDIF 200 и 300, библиотеки параметризированных модулей (LPM), компонентов DesignWare, Verilog HDL, VHDL, других интерфейсов с популярными EDA средствами от производителей Cadence, Mentor Graphics, OrCAD, Synopsys и Synplicity.

Сравнение микросхем типа CYCLONE II приведено в таблице 4.1.

Таблица 4.1

Ресурсы ПЛИС	EP2C5	EP2C8(A)	EP2C20(A)	EP2C35	EP2C50	EP2C70
Логический объем и быстродействие	Кол-во логических элементов	4,608	8,256	18,752	33,216	50,528	68,416
	Объем встроенного ОЗУ (Кбит)	120	166	240	484	594	1,152
	Показатели быстродействия (speed grade)	-6, -7, -8
Особенности	Поддержка синтезируемых процессорных ядер	NiosII
	Кол-во встроенных умножителей 18 x 18-бит / 9 x 9-бит	13/26	18/36	26/52	35/70	86/172	150/300
	Регистры ввода-вывода в элементах ввода-вывода	+	+	+	+	+	+
	Блоки двухпортового ОЗУ	+	+	+	+	+	+
	Кол-во глобальных и локальных цепей тактирования	8	8	16	16	16	16
	Кол-во PLL / выходов PLL	2/6	2/6	4/12	4/12	4/12	4/12
Доступность	Доступность в индустриальном температурном исполнении	+	+	+	+	+	+
	Доступность в бессвинцовом исполнении	+	+	+	+	+	+
Ресурсы ПЛИС	EP2C5	EP2C8(A)	EP2C20(A)	EP2C35	EP2C50	EP2C70
Подсистема ввода-вывода	Поддерживаемые уровни напряжения ввода-вывода (B)	1.5, 1.8, 2.5, 3.3
	Поддерживаемые стандарты ввода-вывода	LVDS,
		RSDS,
		Mini-LVDS,
		LVPECL,
		Differential SSTL-18 (I & II),
		Differential SSTL-2 (I & II),
		1.5-V Differential HSTL (I & II),
		1.8-V Differential HSTL (I & II),
		SSTL-18 (I & II),
		SSTL-2 (I & II),
		1.5-V HSTL (I & II),
		PCI,
		PCI-X,
		PCI Express (4),
		LVTTL,
		LVCMOS
	Максимальная скорость обмена данными по LVDS (Mbps) (Прием/Передача)	805/640	805/640	805/640	805/640	805/640	805/640
	Кол-во каналов LVDS	60	79	136	209	197	265
	Максимальная скорость передачи данных по RSDS/Mini-LVDS (Mbps)	311	311	311	311	311	311
	Программируемая нагрузочная способность выходов	+	+	+	+	+	+
Поддержка интерфейсов внешней памяти	Поддерживаемые интерфейсы внешней памяти	QDRII, DDR2, DDR, SDR
	Наличие IP-ядер контроллеров внешней памяти	+	+	+	+	+	+
	Поддержка временным анализатором	+	+	+	+	+	+
	Руководство по конструированию печатных плат	+	+	+	+	+	+

4.3 Выводы

В этой главе был проведен анализ существующих архитектур построения ПЛИС, а также рассмотрены основные их особенности. Обосновывается выбор элементной базы для построения устройства (ПЛИС фирмы ALTERA серии CYCLONE II (EP2C70) полностью удовлетворяющая поставленным в задании условиям). Подробно приведены основные характеристики данного семейства ПЛИС. Также приведена сравнительная таблица основных представителей серии.

5. Реализация модуля сжатия ЛЧМ сигналов на базе ПЛИС

5.1 Функциональная схема устройства

Синтез функциональной схемы модуля, её дальнейшее тестирование и анализ производится с применением пакета Quartus II v. 9.0, предназначенным для реализации проектов на микросхемах фирмы “Altera”. Функциональная схема может быть выполнена различными способами, различающимися как по объему занимаемых ресурсов ПЛИС, так и по быстродействию. Синтезируемая схема должна обеспечивать требование технического задания по быстродействию, при минимуме требуемых для ее реализации ресурсов ПЛИС. Проведём синтез функциональной схемы модуля на основе структурной схемы.

Синтез схемы необходимо начать с описания необходимых элементов для её построения. Объем постоянной внутренней памяти, необходимый для реализации данного устройства 31 232 бит. Поясним распределение постоянной памяти модуля:

· 2 блока памяти на 256 слов по 13 бит для записи квадратур эталонного ЛЧМ;

· 2 блока памяти на 2048 слов по 6 бит для записи квадратур различных по длительности копий сигнала;

Из таблицы 5.1 видно, что выбранные объемы превосходят требуемые, однако такой выбор был сделан для обеспечения более простой реконфигурации, в случае модернизации устройства. Потребуется лишь заменить файлы памяти ПЗУ.

Таблица 5.1

	Требуется согласно ТЗ	Реализовано в устройстве
Объем ПЗУ эталонного ЛЧМ сигнала, бит	2х205	2х256
Объем ПЗУ копий ЛЧМ сигнала, бит	2х1280	2х2048

Также необходимо 4 модуля ОЗУ, для обеспечения параллельного доступа к отсчетам ИХ (копии сигнала). Каждое ОЗУ, двойное на 128 слов (т.е. фактически 4 независимых модуля ОЗУ), разрядность ОЗУ - 12бит, младшие 6 бит - отсчет действительной части комплексной огибающей, старшие 6 бит - отсчет мнимой части комплексной огибающей копии ЛЧМ сигнала. Итого на ОЗУ необходимо 3072 бита. В целом необходимо 34 304 бит памяти.

В кристалле выбранной ПЛИС имеется 1152 Кбит памяти, а для нашего проекта требуется 34,304 Кбит.

Поскольку необходимо переключать виды сигнала, то используем для этой задачи мультиплексоры. Соответственно необходимо:

· 2 мультиплексора для действительной и мнимой части, чтобы переключаться между поступающим эхо-сигналом и эталонным ЛЧМ сигналом;

· 1 мультиплексор, чтобы коммутировать сигнал «НУМП», пропуская на «синхроблок» либо реально поступающий, либо вырабатываемый в тестовом режиме;

Необходимо также два счетчика для считывания из ПЗУ тестового сигнала и для формирования тестового сигнала «НУМП». Остальные блоки синтезируются в САПР Quartus II из кода, написанного на языке VHDL(код приводится в приложении) или же содержат в себе еще одну блок-схему с другими блоками/элементами. Имея необходимые элементы структуры, составим функциональную схему. Схема представлена на рисунке 5.1 и в приложении «Г».

Поясним принцип работы схемы. Для начала работы всего модуля необходимо, чтобы на вход «CLK» поступал тактирующий сигнал с частотой 24МГц, который впоследствии преобразуется в блоке «pll» в 96МГц, далее необходимо поступление фазирующего сигнала «НУМП» на блок «Syndrv», одновременно с этим поступает 5-и разрядная кодограмма «ДЗИ», по которой выбирается область ПЗУ с необходимой копией ЛЧМ сигнала. После чего для начала работы блока вычисления свертки необходимо поступление активного уровня на вход «NRD» блока «COREL_MEM».

Блок «COREL_MEM» содержит внутри себя еще одну блок схему, которая позже будет рассматриваться подробно, этот блок имеет два 13-и разрядных входа для квадратур входного сигнала, вход CLK (24МГц), вход CLK_160(96МГц), входы «NRD», «KRD», 5-и разрядный вход «DZI», а также 20-и разрядный вход MS, где на шину MS фактически подается значение со сдвигового регистра (из блока «Syndrv»), что позволяет получить из 24МГц различные серии импульсов с частотами 1,2МГц, 2,4МГц, 4,8Мгц, необходимые для корректной работы блока «COREL_MEM».

Следует отметить, что сигналы «НРД» и «КРД» проходят через схему выделения фронта. Далее, если сигнал «ТЕСТ» отсутствует ( на входе «TEST» логический «0») входные данные поступают на блок «COREL_MEM» с 13-и разрядных входов «in_X», «in_Y», в котором и происходит процесс сворачивания входных квадратур с соответствующими отсчетами копии ЛЧМ сигнала. В случае, если на входе «TEST» логическая «1», то на вход блока «COREL_MEM» поступают квадратуры, считанные из ПЗУ с тестовым сигналом.

Рисунок 5.1 Функциональная схема модуля сжатия

Блоки «lpm_romX» и «lpm_romY» - ПЗУ, каждое на 256 13-и разрядных слов. В эти блоки синтезированы с помощью т.н. «мегафункций» - встроенный в САПР инструмент, позволяющий посредством графического интерфейса и диалоговых окон синтезировать блоки ПЗУ, ОЗУ, pll и т.д. Таким образом, была рассмотрена работа функциональной схемы устройства в целом.

Рассмотрим функциональную схему блока «COREL_MEM» представленную на рисунке 5.2.

Рис 5.2 Функциональная схема блока «COREL_MEM»

На этой схеме представлены два блока «correlation» и «mem_buffer». В первом, после поступления единичного строба на вход «NRD» начинается процесс вычисления свертки для сигнала длиной до 256 отсчетов. Процесс разбит на 4 параллельных вычисления сверточных сумм по 64 отсчета, за каждый такт CLK_160 (96МГц) вычисляются 8 отсчетов (4 для мнимой и 4 для действительной части) выходного сигнала. Квадратуры принятого эхо-сигнала или тестового сигнала поступают на 13 разрядные входы In_X, In_Y. В блоке отсчеты этих квадратур записываются в первый элемент сдвигового массива на 256 элементов для каждой квадратуры. При каждом такте поступления отсчётов (1,2МГц) элементы этого массива сдвигаются вправо (увеличивают на 1 порядковый номер в массиве, последний соответственно выпадает). В процессе вычисления свертки элементы этого массива комплексно перемножаются с отсчетами копии сигнала, которые поступают на четыре 12-и разрядных входа CD1, CD2, CD3, CD4 (в каждом 12 разрядном слове старшие 6 бит - мнимая часть, а младшие 6 бит - соответственно, действительная). Результат перемножения накапливается для каждого из 4 параллельных процессов, а впоследствии складывается, формируя отсчеты выходного сигнала. Синтез блока произведен из VHDL кода, коды блоков приведены в приложении А.

Для того чтобы обеспечить работоспособность системы, необходимо, чтобы отсчеты поступали в порядке соответствующем формуле вычисления свертки (2.1). Для этого по шине addr_CD от блока «correlation» к блоку«mem_buffer» передается номер необходимого набора отсчетов. В соответствии с этим номером блок «mem_buffer» производит отправку необходимых отсчетов в соответствии с кодом «DZI». Функциональная схема этого блока представлена на рис 5.3

Рисунок 5.3 Функциональная схема блока «mem_buffer»

На этой схеме представлены два двойных ОЗУ, входы «wren_a» и «wren_b» - входы разрешающие запись в ОЗУ при поступлении 1, данные, расположенные адресу, поступающему на входы «addres_a» и «addres_b, доступны если на входах «wren_a» и «wren_b» установлен 0. Блоки «rm_coef», «RM_D» - ПЗУ, в которых хранится копия ЛЧМ сигналов различной длительности. Блоки ОЗУ также синтезированы с помощью мегафункций.

Блок «mem_drv» загружает в ОЗУ данные содержащие квадратуры сигнала, хранящиеся в ПЗУ, в зависимости от кодограммы «ДЗИ», загружаются данные из различных областей. При поступлении разрешающего сигнала на вход «CORR_ENA» блок начинает передавать по четырем 12-и разрядным шинам хранящиеся в ОЗУ отсчеты в соответствии с запросами от блока «correlation». Также блок вырабатывает стробы разрешения записи для блоков оперативной памяти.

Рассмотрев функциональную схему модуля сжатия сигналов, а также схемы отдельных функциональных блоков, перейдём к рассмотрению работы устройства и оценке быстродействия.

5.2 Анализ работы и оценка быстродействия

Анализ работы устройства был произведен встроенным симуляционном комплексом САПРа Quartus II, а также логическим анализатором SignalTap II.

На рисунке 5.4 приведена временная диаграмма работы устройства, полученная посредством проведения моделирования во встроенном симуляционном комплексе.

Рисунок 5.4 Временная диаграмма работы модуля

Следует привести также диаграмму увеличенного масштаба в области пика сжатого ЛЧМ сигнала. Временная диаграмма работы модуля в области пика приведена на рисунке 5.5.

Рисунок 5.5 Временная диаграмма работы модуля в области пика

Из рисунка 5.5. видно, что числовое значение «X» квадратуры в пике АКФ равно 621484 единиц младшего разряда, а в первом боковом лепестке 4922, что соответствует уровню -44,0 дБ. Полученное значение полностью соответствует теоретически рассчитанному (рисунок 5.6.). В большем масштабе рисунок приведен в приложении «Д».

Рисунок 5.6 График теоретически рассчитанной и экспериментальной полученной ВКФ для ЛЧМ сигнала с базой 205, разрядностью 13 бит, и копией ЛЧМ сигнала разрядностью 6 бит.

Таким образом, результаты моделирования полностью совпадают с теоретически полученными. Построенные графики в точности совпадают.

Далее приведена временная диаграмма работы устройства сжатия, полученную с помощью приложения Signal Tap II.

Signal Tap II - средство внутрисистемной отладки, позволяющее через интерфейс JTAG, получать и анализировать любые сигналы в реальном устройстве.

Основные преимущества и особенности:

· позволяет наблюдать почти любой внутренний или внешний сигнал;

· частота выборок ограничена только быстродействием;

· до 2048 каналов;

· 128к выборок на канал;

· поддерживаются все FPGA семейства;

· отслеживание состояний конечного автомата;

· гибкая настройка моментов выборки.

Временная диаграмма работы модуля, полученная с помощью SignalTap II, приведена на рисунке 5.7.

Рисунок 5.7 Временная диаграмма работы модуля

На рисунке 5.7 приведены квадратуры входного ЛЧМ сигнала и модуль сжатого ЛЧМ сигнала. Числовое значение в пике так же равно 621484 единиц младшего разряда, что так же соответствует рассчитанному значению.

Произведём оценку быстродействия схемы. Так как проектирование проводилось в САПР Quartus II, нет необходимости оценивать быстродействие ручными способами. Для данного модуля быстродействие определено с помощью временного анализатора (Timing Analyzer Tool).

Из рисунка 5.8 видно, что максимальная рабочая частота составляет 136,61 МГц (по умолчанию схема тактируется сигналом с частотой 96 МГц).



Рисунок 5.8 окно Timing Analyzer Tool

Также необходимо привести наглядное изображение использования ресурсов ПЛИС. Это изображение получено с помощью встроенного в САПР инструмента Chip Planner и приведено на рисунке 5.9. На рисунке светло-голубые области - незадействованные в этом проекте области микросхемы. Наличие их в таком объеме - задел для модернизации модуля и/или добавления новых функций в устройство.

Рисунок 5.9 Использование ресурсов ПЛИС

5.4 Выводы

В данной главе была разработана и полностью изложена функциональная схема модуля сжатия, подробно описан процесс работы модуля. Показаны различные способы синтеза блоков. Приведена таблица использования внутренней памяти микросхемы. Произведен анализ работы устройства, сравнение с теоретическими результатами. Кратко описан инструмент внутрисистемной отладки Signal Tap II. Приведены результаты работы устройства, полностью совпадающие с результатами, полученными теоретически. Также приведена оценка быстродействия модуля, показывающая полное удовлетворение условий работоспособности микросхемы по быстродействию. В завершении главы произведен расчет надежности модуля. Далее необходимо рассмотреть процесс конфигурирования ПЛИС.

6. Конфигурирование ПЛИС

Эта глава посвящена конфигурированию микросхем. Конфигурирование - это процесс переноса виртуально созданного устройства в САПРе в реально существующую оболочку, т. е. это процесс программирования ПЛИС. Существует несколько способов программирования. Рассмотрим наиболее распространённые из них:

· PPA-конфигурирование (PPA-Passive Parallel Asynchronous) - конфигу-рирование с помощью микропроцессора и загрузочного кабеля;

· JTAG-программирование и конфигурирование микросхем (JTAG - Joint Test Action Group - объединенная группа по вопросам тестирования цифровых схем) - конфигурирование с помощью интерфейса JTAG;

· Конфигурирование с помощью загрузочного кабеля и конфигурационной микросхемы.

6.1 PPA - Конфигурирование

Пассивная параллельная асинхронная схема (PPA-Passive Parallel Asynchronous) применяется только для конфигурирования микросхем APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 10K, CYCLONE,CYCLONE II.

В режиме PPA-конфигурирования микропроцессор направляет данные в микросхемы с помощью загрузочного кабеля. В схеме PPA-конфигурирования для устранения неопределенных состояний, не использующихся выводов необходимо обеспечить высокий уровень на выводе DCLK с помощью нагрузочного резистора 1 кОм.

Для начала конфигурирования микропроцессор должен установить сначала "1" на выводе nCONFIG, а затем "1" на выводах nCS и CS конфигурируемой микросхемы. Затем микропроцессор передает 8-битовое конфигурационное слово на входы данных конфигурируемой микросхемы и устанавливает "0" на выводе nWS. По фронту на выводе nWS, конфигурируемая микросхема защелкивает байт конфигурационных данных. Затем микросхема обрабатывает конфигурирующие данные, выдавая при этом сигнал "0" на выводе RDYnBSY. Во время обработки данных микросхемой микропроцессор может выполнять другие системные функции.

Дальше, микропроцессор проверяет состояние выводов nSTATUS и CONF_DONE. Если на выводе nSTATUS не "0" и вывод CONF_DONE не освобожден и подтянут к "1", - микропроцессор отправляет следующий байт данных. Если на выводе nSTATUS "0", микросхема сигнализирует о наличии ошибки и микропроцессор перезапускает процесс конфигурирования.

Если после передачи всех конфигурирующих данных на выводе nSTATUS устанавливается "0", значит, микросхема готова к началу инициализации. В начале инициализации, на выводе CONF_DONE устанавливается "1", чтобы показать завершение конфигурации. Схема PPA-конфигурирования приведена на рисунке 6.1. Выводы nCS и CS могут управляться дополнительным дешифратором адреса. Этот дешифратор позволяет микропроцессору выбирать микросхемы по локальным адресам.

Рисунок 6.1 Схема PPA-конфигурирования микросхем APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 10K, CYCLONE, CYCLONE II

Примечания к рисунке 6.1 :

· Вывод nCEO оставляется неподключенным;

· Подтягивающий резистор должен быть подсоединен к тому же источнику напряжения, что и микросхемы APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 10K, CYCLONE, CYCLONE II ;

Временные диаграммы PPA-конфигурирования микросхем приведены на рисунке 6.2

Рисунок 6.2 Временные диаграммы PPA-конфигурирования микросхем APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 10K, CYCLONE, CYCLONE II

Примечания к рисунке 6.2 :

· При включении питания до установления номинального напряжения VCC, вывод nSTATUS удерживается в "0" на время не более 5 мкс;

· После конфигурирования уровни выводов CS, nCS, nWS, и RDYnBSY зависит от проекта;

Таблица 6.1 определяет временные параметры для микросхем семейства CYCLONE II для PPA конфигурирования.

Таблица 6.1

Временные PPA-параметры для ПЛИС ACEX 1K

Обозначение	Описание	Мин	Макс	Единицы измерения
tCF2WS	От установки nCONFIG в "1" до первого фронта на nWS	5		мкс
tDSU	Время установки данных перед фронтом DCLK	20		нс
tDH	Время удержания данных после фронта DCLK	0		нс
tCSSU	Время установки сигнала Chip select перед фронтом сигнала nWS	20		нс
tCSH	Время удержания сигнала Chip select перед фронтом сигнала nWS	10		нс
tWSP	Длительность импульса "0" на выводе nWS	200		нс
tCFG	Длительность импульса "0" на nCONFIG (2)	2		мкс
tWS2B	От фронта nWS до перехода RDYBSY в "0"		50	нс
tBUSY	Длительность импульса "0" на выводе RDYnBSY	0.4	1.6	мкс
tRDY2WS	От фронта RDYnBSY до спада nWS	50		нс
tWS2RS	От фронта nWS до спада nRS	200		нс
tRS2WS	От фронта nRS до спада nWS	200		нс
tRSD7	От спада nRS до допустимой длительности сигнала DATA7		50	нс
tCD2UM	Максимальное время до пользовательского режима CONF_DONE (3)	0.6	2	мкс
tSTATUS	Длительность импульса "0" на выводе nSTATUS	1		мкс
tCF2CD	От установления "0" на nCONFIG до установления "0" на CONF_DONE		200	нс
tCF2ST0	От установления "0" на nCONFIG до установления "0" на CONF_DONE		200	нс
tCF2ST1	От установления "1" на nSTATUS до первого фронта DCLK		4	мкс

Микропроцессор может также непосредственно контролировать сигналы nCS и CS. Вы можете привязать один из сигналов nCS и CS к его же активным состоянием (например, сигнал с вывода nCS может быть связан с низким уровнем), а другой сигнал используется для контроля конфигурирования.

Микросхемы APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 10K, CYCLONE, CYCLONE II могут передавать данные последовательно без использования микропроцессора. Когда микросхемы готовы принять следующий байт конфигурационных данных они устанавливают "1" на выводе RDYnBSY. Когда на процессор поступает сигнал "1" при опросе RDYnBSY, микропроцессор отправляет в микросхему следующий байт конфигурационных данных. В другом варианте, сигнал на выводе nRS может выбираться "0", выдавая сигнал RDYnBSY для появления на выводе DATA.

Поскольку сигнал RDYnBSY не надо контролировать, использование nRS для контроля состояния конфигурационных данных экономит один системный I/O-вывод. Пока вывод nRS находится в состоянии "0", данные на вывод DATA не должны отправляться, потому что это может вызвать конфликт системы. Если вывод nRS не используется для контроля конфигурирования, то на нем устанавливается "1". Для упрощения конфигурирования микропроцессор может некоторое время до отправки следующего бита данных находиться в режиме ожидания на интервале времени: tBUSY(Max) + tRDY2WS +tW2SB.

После конфигурирования выводы nCS, CS, nRS, nWS, и RDYnBSY используются как пользовательские I/O-выводы. Однако при использовании PSA-схемы эти выводы по умолчанию являются трехстабильными в режиме заданным пользователем и должны управляться микропроцессором. PSA-схема может быть изменена в САПР MAX+PLUS II в опции "Global Project Device Option" или аналогичное окно "Device & Pin Option" в САПР QUARTUS II.

При обнаружении во время конфигурирования ошибки микросхемы APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 10K, CYCLONE, CYCLONE II устанавливают "0" на выводе nSTATUS для предупреждения микропроцессора. Затем микропроцессор устанавливает "0" на выводе nCONFIG для реконфигурирования микросхемы. Аналогично если установлена опция Auto-Restart Configuration on Frame Error, ПЛИС освобождает вывод nSTATUS после окончания периода ожидания. При освобождении вывода nSTATUS, процессор может выполнить реконфигурирование ПЛИС. Поэтому для процессора не требуется установка "0" на выводе nCONFIG.

Для гарантии успешной конфигурирования микропроцессор также может контролировать выводы CONF_DONE и INIT_DONE. Вывод CONF_DONE должен контролироваться микропроцессором для обнаружения ошибок и определения завершения процесса программирования. Если после отправки всех конфигурационных данных и начала процессором инициализации, на вывод CONF_DONE не в должном состоянии - процессор должен реконфигурировать микросхемы.

6.2 JTAG-программирование и конфигурирование микросхем

Для загрузки конфигурационных данных в микросхемы может использоваться интерфейс JTAG. Для работы в JTAG-режиме используются четыре выделенных вывода: TDI, TDO, TMS, и TCK, и вспомогательный вывод TRST. Все остальные выводы во время JTAG-конфигурирования находятся в третьем состоянии. JTAG-конфигурирование нельзя начинать до завершения других режимов конфигурирования. Характеристика выводов JTAG приведена в таблице 6.2.

Таблица 6.2

Характеристика выводов интерфейса JTAG

Вывод	Описание	Функции
TDI	Вход тестовых данных	Вход последовательной загрузки инструкций, программирующих и тестовых данных. Данные синхронизируются фронтом импульсов на выводе TCK.
TDO	Выход тестовых данных	Последовательный выход инструкций, программирующих и тестовых данных. Данные синхронизируются спадом импульсов на выводе TCK. Если данные из микросхемы не поступают - вывод находится в третьем состоянии
TMS	Выбор режима тестирования (режим контроллера BST)	Вход управления режимом конечного автомата (контроллера) TAP. Конечный автомат синхронизируется фронтом сигнала на входе TCK. Поэтому состояние вывода TMS должно быть установлено перед фронтом сигнала TCK.
TCK	Тактовый Вход контроллера BST	Тактовый синхровход схемы BST. Некоторые операции синхронизируются фронтом, а некоторые спадом сигнала на TCK.
TRST (1)	Вход прекращения тестирования (дополнительный)	Вход асинхронного сброса схемы периферийного сканирования. "0" на выводе - сбрасывает BST-схему периферийного сканирования. Вывод TRST является дополнительным в соответствии со стандартом IEEE STD. 1149.1.

Примечания к таблице 6.2.1 :

· Во время JTAG-конфигурирования конфигурационные данные загружаются в микросхему на печатной плате через разъемы кабелей MasterBlaster или ByteBlasterMV. Конфигурирование микросхем через кабель, аналогично ISP-программированию (программированию в системе) микросхем, за исключением подключения вывода TRST к напряжению VCC. Это соединение обеспечивает стабильную работу TAP-контроллера (см. рисунке 5.3).

Рисунок 6.3 JTAG-конфигурирование одиночных ПЛИС APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 10K, CYCLONE, CYCLONE II

Примечания к рисунку 6.3 :

· Подтягивающий резистор должен быть подключен к тому же источнику напряжения, что и загрузочный кабель;

· Выводы nCONFIG, MSEL0 и MSEL1 должны быть присоединены в схемах, которые не используют JTAG. Если JTAG используется, вывод nCONFIG подключен к напряжению VCC, а выводы MSEL0 и MSEL1 соединяется с землей (GND) ;

· Напряжение VIO является опорным напряжением выходного буфера MasterBlaster. Напряжение VIO должно быть согласовано с напряжением VCCIO ;

· При конфигурировании одной микросхемы по схеме JTAG конфигурирующее программное обеспечение устанавливает все другие микросхемы в режим BYPASS (обход). В режиме BYPASS микросхема без изменений пропускает программирующие данные с вывода TDI на вывод TDO через обходной регистр. Это обеспечивает возможность программировать или верифицировать заданную микросхему. Конфигурационные данные, поступающие в микросхему появляются на выводе TDO с задержкой на один такт.

Микросхемы APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 10K, CYCLONE, CYCLONE II имеют выделенные JTAG-выводы, которые всегда функционируют как выводы JTAG. JTAG-тестирование возможно до и после конфигурирования. В процессе конфигурирования тестирование невозможно.

Состояния глобальных выводов reset (cброс) и output enable (разрешение выхода) не оказывают влияния на операции периферийного сканирования BST или программирования. Подключение этих выводов не влияет на операции JTAG (отличающихся от обычных операций периферийного сканирования).

При разработке платы для JTAG-конфигурирования следует учитывать конфигурирующие выводы. Подключение этих выводов описано в таблице 6.3

Таблица 6.3

Сигнал	Описание
nCE	Для всех рассматриваемых микросхем в цепочке на этом выводе должен, обеспечен "0". Это можно сделать посредством соединения вывода с землей GND, подключением нагрузочного резистора, или же установкой "0" от внешней управляющей схемы.
nSTATUS	Напряжение вывода подтягивается к напряжению VCC c помощью нагрузочных резисторов 1 кОм или 10 кОм. При конфигурировании нескольких микросхем в одной JTAG-цепочке, напряжение на каждом выводе nSTATUS индивидуально подтягивается к напряжению VCC. (1)
CONF_DONE	Напряжение вывода подтягивается к напряжению VCC c помощью нагрузочных резисторов 1 кОм или 10 кОм. При конфигурировании нескольких микросхем в одной JTAG-цепочке, напряжение на каждом выводе CONF_DONE индивидуально подтягивается к напряжению VCC. (1)
nCONFIG	Управляется "1" путем подключения к напряжению VCC, подтягивания с помощью нагрузочного резистора или установкой "1" от управляющей схемы.
MSEL0, MSEL1	Эти выводы не должны быть в неопределенном состоянии. Эти выводы поддерживаются при любом используемом не JTAG-конфигурировании. При использовании только JTAG-конфигурировании, оба этих вывода необходимо подключить к земле.
DCLK	Эти выводы не должны быть в неопределенном состоянии. На них необходимо обеспечить "0" или "1".
DATA0	Эти выводы не должны быть в неопределенном состоянии. На них необходимо обеспечить "0" или "1".
TRST	Этот JTAG-вывод не присоединяется к загрузочному кабелю. Он должен быть в состоянии "1".

Примечания к таблице 6.2.2 :

· Появление "0" во время JTAG-конфигурирования на выводе nSTATUS означает, что произошла ошибка. Конфигурирование считается успешным, если по окончании конфигурирования на выводе CONF_DONE будет "1".

6.3 Конфигурирование ПЛИС с помощью загрузочного кабеля и конфигурационной микросхемы

На рисунке 6.4. выполняется совместное конфигурирование восьми ПЛИС одними данными. Напряжение VCC должно быть подключено к тому же источнику напряжения что и конфигурационная микросхема. Все показанные на схеме подтягивающие и снижающие нагрузочные резисторы - 1 кОм. Для микросхем APEX 20KE и APEX 20KC подтягивающий резистор на выводах nSTATUS и CONF_DONE должен быть 10 кОм. Выводы OE, nCS и nINIT_CONF микросхем EPC16, EPC8 и EPC2 имеют внутренние конфигурируемые пользователем подтягивающие резисторы. При использовании внутреннего резистора, нет необходимости использовать внешние резисторы. Загрузочный кабель программирует конфигурационную микросхему (EPC16, EPC8 или EPC2). Напряжение VIO является опорным напряжением выходного буфера MasterBlaster, UsbBlaster.

Рисунок 6.4. Схема конфигурирования ПЛИС APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 10K, FLEX 6000, CYCLONE, CYCLONE II с помощью загрузочного кабеля и конфигурационной микросхемы

· Напряжение VIO должно быть согласовано с напряжением VCCIO фирмы Altera.

· При конфигурировании одной микросхемы вывод nCEO оставляют неприсоединенным.

· При использовании напряжения 3,3 В, выводы VCC, VCCSEL, VPP, и ВPPSEL должны питаться напряжением 3,3 В. При использовании 5.0-В, выводы VCC и VPP питают напряжением 5,0 В, а выводы VCCSEL и VPPSEL соединяются с землей. Для ускорения конфигурирования, вы можете изменить VPP на 5,0 В, VCC на 3,3 В, а вывод VPPSEL соединить с землей. Конфигурационная микросхема конфигурирует ПЛИС APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 10K, CYCLONE, CYCLONE II. Соединения выводов микросхем EPC16, EPC8 или EPC2 с конфигурируемой микросхемой показаны на рисунке 7.3. Для других конфигурационных микросхем эти выводы можно соединять соответственно.

Для разделения напряжений источников 1,8 и 3,3 В между выводом nCONFIG микросхемы APEX 20KE и выводом nINIT_CONF конфигурируемой микросхемы необходимо включить диод. Необходим диод с пороговым напряжением не более 0,7 В. Диод обеспечивает на выводе открытого стока nINIT_CONF либо "0", либо третье состояние.

6.4 Надёжность конфигурирования ПЛИС

Рассматриваемые микросхемы обеспечивают высокую помехоустойчивость по напряжению питания и сигналам данных и устойчивость конфигурационных данных при конфигурировании и в рабочем режиме. Целый ряд технических решений обеспечивает высокий уровень надежности SRAM-технологии этих ПЛИС.

Достоверность загружаемых данных контролируется с помощью избыточного периодического кода (CRC). Если генерируемый микросхемой CRC-код не соответствует CRC-коду потока данных - конфигурационный процесс прекращается, и вывод nSTATUS переходит в "0" сигнализируя о наличии ошибки. При наличии помех в системе CRC-контроль обеспечивает защиту от ошибок, приводящих к неверному конфигурированию.

Архитектура микросхем обеспечивает высокую устойчивость к снижению и провалам напряжения. Для корректности содержимого SRAM-ячеек ПЛИС необходимо определенное значение напряжения VCC. Порог этого напряжения значительно ниже, чем напряжение POR-активизации микросхемы. Поэтому при сбое напряжения VCC микросхема прекращает работу и сигнализирует о наличии ошибки, устанавливая "0" на выводе nSTATUS.

Для восстановления функционирования ПЛИС - она должна быть реконфигурирована. В активных конфигурационных схемах вывод nCONFIG подключен к VCC, поэтому при восстановлении напряжения VCC реконфигурация начинается автоматически. Импульс "0" на выводе nSTATUS сбрасывает конфигурацию микросхемы, устанавливая "0" на выводе ОЕ. В пассивных схемах конфигурирования процесс реконфигурации инициализируется следящей системой.

Эти возможности обеспечивают высокую надежность микросхем в различных конфигурациях.

6.5 Выводы

Были подробно рассмотрены различные варианты конфигурирования ПЛИС, а также оценена надежность конфигурирования. Остановимся на методе, рассмотренном в п.п 6.3. Данный метод является наиболее простым, достаточно надёжным и требует наличия конфигурационной микросхемы и загрузочного кабеля. Далее необходимо рассмотреть технологическую часть.

7. Технологическая часть

Для металлических деталей, применяемых в конструкции характерна коррозия, происходящая под действием влаги, содержащейся в атмосфере. Поэтому необходимо выбрать материалы для деталей данной конструкции, учитывая конструктивные требования по защите конструкции от климатических факторов внешней среды (КФВС).

Коррозийная стойкость может быть обеспечена выбором материалов, стойких к климатическим воздействиям, либо использовать полимерные или эмалевые покрытия (пленкой), созданием на поверхности деталей химических соединений. Также возможно комплексное применение антикоррозийных мер защиты конструкции и отдельных деталей.

Основу конструкции БНК составляет каркас, выполненный из стандартного профиля 191540008Д ГОСТ 8617-81/ГОСТ 13737-86. Этот сплав в отличие от дюралюминия Д16 хорошо поддается аргонодуговой сварке (за счет добавок кремния) и удовлетворительно обрабатывается резанием.

7.1 Описание принципиальной схемы

Принципиальная схема приведена в приложении A на 4 листах.(или если можно будет 4 листа формата А3 разместить на 1 А1) На схеме обозначены: D1.1…D1.9 - ПЛИС, D2 - регулируемый стабилизатор положительного напряжения, D3- конфигурационное РПЗУ EPCS16SI16N, конденсаторы С1…С51, разъемы Х1.1…Х1.5, X2, X3 и резисторы R1…R12. Конденсаторы С21…С51 номиналом 0.1 мкФ каждый должны располагаться непосредственно рядом с каждой ПЛИС или РПЗУ, а С1, С2, С3, С4, С6, С7, С9, С10, С12, С14, С15, С16 как можно ближе к разъему Х1, остальные - вблизи стабилизатора напряжения. Разъем Х1 - четырехрядный, содержащий в каждом ряду A,B,C,D по 40 контактов, предназначенный для подачи на ПЛИС питающего напряжения - VCC (+ 3,3 В), а так же для осуществления коммутации с внешними устройствами. С помощью него на все ПЛИС подаются тактовый, или синхросигнал, и входные сигналы, а так же на него поступают обработанные сигналы. Х2, Х3 предназначены для конфигурирования и отладки ПЛИС или РПЗУ по цепи JTAG. Незадействованные контакты должны быть припаяны к печатной плате, на электрической схеме они не указаны. С целью обеспечения минимального времени распространения синхросигнала и а также более надежного конфигурирования ИМС цепи сигналов TCI, TMS, TCK, TDO и тактового сигнала должны быть проложены кратчайшим способом.

цифровой фильтр сжатие микросхема

7.2 Технология изготовления печатной платы

Новое качественное развитие современной радиоэлектроники основано на широком применении микросхем различной сложности в качестве основных компонентов электронных систем. Сложность и большая функциональная плотность современной аппаратуры требует огромного числа коммутационных соединений. Многослойный печатный монтаж позволяет практически реализовать сложную коммутацию большого числа компонентов схемы в новейших конструкциях аппаратуры, выполненной в микроминиатюрном исполнении. Многослойные печатные платы (МПП), имея ряд особенностей, сохраняют все основные свойства обычного печатного монтажа:

а) возможность массового механизированного производства;

б) точную повторяемость рисунка схемы от платы к плате;

в) относительную простоту выполнения монтажных соединений компонентов схемы и возможность их замены;

г) возможность механизации сборочно-монтажных и регулировочных операций при изготовлении аппаратуры;

д) дальнейшее сокращение веса и габаритов аппаратуры и т. д.

К отличительным особенностям МПП следует отнести:

а) более высокую удельную плотность рисунка печатных проводников и выводных точек (контактных площадок);

б) более высокую стабильность всех параметров печатной схемы при изменении внешних условий за счет размещения всех проводников внутри однородного материала.

Как уже отмечалось, многослойные печатные платы отличаются относительно сложной технологией и высокой трудоемкостью изготовления; основным недостатком их является невозможность внесения изменений и устранения дефектов в готовой плате.

Многослойная печатная плата -- это сложное изделие, которое обусловливает ряд новых требований к материалам, технологическим процессам, технологическому оборудованию, производственным помещениям, организации производства и подготовке специальных кадров.

Многослойный печатный монтаж нашел применение для коммутации разнообразных компонентов: стандартных дискретных элементов, различных модульных блоков и функционально законченных плоских схем в запаянных корпусах или залитых компаундом, интегральных схем в цилиндрических или плоских корпусах.

Одна многослойная печатная плата может объединить большое число сложных компонентов радиоэлектронной системы, обеспечивая значительную экономию места и веса и в то же время эффективно уменьшая количество внешних выводов по сравнению с тем, что потребовалось бы в случае применения традиционных принципов монтажа.

Важная особенность многослойного печатного монтажа в разрешении многих проблем, связанных с взаимными помехами. Осуществляется она введением в конструкцию плат экранирующих слоев. Многослойные печатные платы позволяют совмещать цепи постоянного и переменного токов в одной конструкции платы, при этом экранированием исключается их взаимное влияние.

Как и любое новое направление в технике, в поисках простейшего решения многослойный печатный монтаж в начале своего развития получил много различных конструктивно-технологических направлений.

Разновидности методов изготовления МПП определяются способом получения межслойных соединений.

Рисунок 7.1 МПП - 8 слоев, попарного прессования, изготавливаются из двухстороннего фольгированого диэлектрика.

В отечественной промышленности существует два конструктивно-технологических направления в технологии изготовления МПП:

изготовление МПП с применением химико-гальванических процессов для получения межслойных соединений в плате в процессе ее изготовления;

изготовление МПП без межслойных соединений и получение их

последующей пайкой или сваркой.

Изготовление МПП с применением химико-гальванических процессов имеет три разновидности:

металлизация сквозных отверстий;

попарное прессование;

послойное наращивание.

Изготовление МПП без межслойных соединений в плате имеет две разновидности:

открытые контактные площадки;

выступающие выводы.

Перечень основных технологических операций изготовления МПП по принятым пяти разновидностям приведен в рисунке 8.2.

Рисунок 8.2 Перечень основных технологических операций изготовления МПП

По литературным данным около 80% всех МПП за рубежом изготавливается методом сквозной металлизации отверстий.

Анализ развития техники и технологии производства МПП в отечественной промышленности и опыта зарубежных фирм показывает, что метод металлизации сквозных отверстий наиболее перспективный.

7.3 Технология изготовления МПП методом металлизации сквозных отверстий

При выполнении технологического процесса изготовления многослойных печатных плат требуется более высокая точность исполнения каждого слоя с более жесткими допусками на размеры, соответственно необходимо оборудование повышенной точности, необходимо выполнить достаточно сложную новую операцию--прессование и тщательней провести операцию металлизации отверстий. Поэтому изготовить многослойную плату сложно. Метод изготовления МПП металлизацией сквозных отверстий заключается в склеивании (прессовании) одновременно всех печатных слоев платы с помощью стеклоткани, пропитанной лаком (смолой). Межслойные соединения выполняются в виде металлизированных отверстий, соединяющих наружные и внутренние слои платы.

Рисунок схемы внутренних слоев МПП выполняется на заготовках из одностороннего или двухстороннего фольгированного диэлектрика фотохимическим методом.

Рисунок наружных слоев выполняется комбинированным позитивным методом после прессования МПП.

В склеенной МПП после нанесения рисунка схемы на наружные слои (до операции травления) сверлят сквозные отверстия. Эти отверстия располагаются в узлах координатной сетки, по которой выполнен рисунке схемы. Точность выполнения отверстий по координатам должна быть обеспечена в пределах ±0,05 мм. Это необходимо для обеспечения совмещения отверстий с контактными площадками на каждом слое. Диаметр отверстий, как уже говорилось об этом раньше, должен быть не менее 1/10 толщины платы, только в этом случае могут быть гарантированы условия для качественной металлизации.

Операция металлизации отверстий -- одна из основных в процессе изготовления МПП данным методом. От качества металлизации существенно зависит качество самой платы. Через металлизацию в отверстиях электрически соединяются все слои МПП. Для того чтобы соединение слоев было надежней, перед металлизацией выполняют операцию подтравливания диэлектрика. Для этой цели используют 80%-ный раствор серной кислоты, а затем плавиковую кислоту.

В результате подтравливания диэлектрика площадь контакта на внутренних слоях увеличивается, что и гарантирует более надежное соединение слоев.

Процесс металлизации отверстий аналогичен тому, который применяется при изготовлении печатных плат комбинированным методом.

Однако на операции гальванической металлизации стремятся использовать электролиты с повышенной рассеивающей способностью.

Для металлизации МПП в последнее время разработан электролит следующего состава: CuS04-5H20 -- 200 г/л; H2S04-- 100 г/л; (NH4)2S04 --40 г/л; (NH4)С2Oe -- 20 г/л.

Электролит приведенного состава позволяет получать осадок хорошего качества при плотности тока до 3 а/дм2 и Т=18-22 °С. При температуре 40-50 °С допустимая плотность тока до 5 а/дм2.

После осаждения меди схему защищают слоем гальванического серебра или ПОС-61. Затем удаляют защитный слой фоторезистора и производят операцию травления наружных слоев МПП.

Изготовленные платы проходят операцию механической обработки по контуру и маркировку.

Готовые платы проходят 100%-ный контроль по электрическим параметрам на специальных стендах-автоматах с программным управлением.

После контроля платы консервируются, упаковываются в специальную тару и направляются на сборку.

На платы, изготовленные методом сквозной металлизации отверстий, могут устанавливаться навесные элементы с осевыми и планарными выводами.

В многослойных печатных платах формируется практически полностью экранированная линия передачи. Обеспечивается максимальная локализация электромагнитного поля, а, следовательно, и максимальная точность расчетов электрических параметров через геометрию сечения, что в свою очередь сильно увеличивает помехозащищенность МПП.

Наличие большого числа слоев позволяет реализовать практически любую топологию.

7.4 Расчет надежности модуля

Надежность - свойство объекта выполнять заданные функции, сохраняя во времени и в заданных пределах значения установленных эксплуатационных показателей.

Объект - техническое изделие определенного целевого назначения, рассматриваемое в периоды проектирования, производства, испытаний и эксплуатации.

Объектами могут быть различные системы и их элементы.

Элемент - простейшая составная часть изделия, в задачах надежности может состоять из многих деталей.

Система - совокупность совместно действующих элементов, предназначенная для самостоятельного выполнения заданных функций.

Понятия элемента и системы трансформируются в зависимости от поставленной задачи. Например, станок, при установлении его собственной надежности рассматривается как система, состоящая из отдельных элементов - механизмов, деталей и т.п., а при изучении надежности технологической линии - как элемент.

Надежность объекта характеризуется следующими основными состояниями и событиями.

Исправность - состояние объекта, при котором он соответствует всем требованиям, установленным нормативно-технической документацией (НТД).

Работоспособность - состояние объекта, при котором он способен выполнять заданные функции, сохраняя значения основных параметров, установленных НТД.

Основные параметры характеризуют функционирование объекта при выполнении поставленных задач.

Понятие исправность шире, чем понятие работоспособность. Работоспособный объект обязан удовлетворять лишь тем требования НТД, выполнение которых обеспечивает нормальное применение объекта по назначению. Таким образом, если объект неработоспособен, то это свидетельствует о его неисправности. С другой стороны, если объект неисправен, то это не означает, что он неработоспособен.

Предельное состояние - состояние объекта, при котором его применение по назначению недопустимо или нецелесообразно.

Применение (использование) объекта по назначению прекращается в следующих случаях:

- при неустранимом нарушении безопасности;

- при неустранимом отклонении величин заданных параметров;

- при недопустимом увеличении эксплуатационных расходов.

Для некоторых объектов предельное состояние является последним в его функционировании, т.е. объект снимается с эксплуатации, для других - определенной фазой в эксплуатационном графике, требующей проведения ремонтно-восстановительных работ.

В связи с этим, объекты могут быть:

- невосстанавливаемые, для которых работоспособность в случае возникновения отказа, не подлежит восстановлению;

- восстанавливаемые, работоспособность которых может быть восстановлена, в том числе и путем замены.

К числу невосстанавливаемых объектов можно отнести, например: подшипники качения, полупроводниковые изделия, зубчатые колеса и т.п. Объекты, состоящие из многих элементов, например, станок, автомобиль, электронная аппаратура, являются восстанавливаемыми, поскольку их отказы связаны с повреждениями одного или немногих элементов, которые могут быть заменены.

В ряде случаев один и тот же объект в зависимости от особенностей, этапов эксплуатации или назначения может считаться восстанавливаемым или невосстанавливаемым.

Отказ - событие, заключающееся в нарушении работоспособного состояния объекта.

Критерий отказа - отличительный признак или совокупность признаков, согласно которым устанавливается факт возникновения отказа.

Для расчета надежности ячейки, рассчитаем в отдельности интенсивность отказов, каждого элемента, входящего в состав ячейки.

Для интегральных микросхем воспользуемся формулой:

лЭ= лбЧ КЭ Ч КПР Ч ККОРП Ч КСТ Ч КV (5.1)

для конденсаторов:

лЭ= лбЧ КЭ Ч КПР Ч КР Ч КС (5.2)

для резисторов:

лЭ= лбЧ КЭ Ч КПР Ч КР Ч КR Ч КМ Ч КСТАБ (5.3)

для блоков резисторов:

лЭ= лбЧ КЭ Ч КПР Ч КР (5.4)

для розеток:

лЭ= лбЧ КЭ Ч КПР Ч КР Ч KKK Ч ККС (5.5)

для соединений:

лЭ= лбЧ КЭ (5.6)

для печатной платы:

лЭ= лбЧ КЭ (5.7)

для вилок:

лЭ= лбЧ КЭ Ч КПР Ч КР Ч KKK Ч ККС (5.8)

Далее распишем все условные обозначения, которые применялись в формулах:

лб - исходная (базовая) интенсивность отказов типа (группы) ЭРИ для усредненных режимов применения в аппаратуре (электрическая нагрузка, равная 0,4 от номинальной; температура окружающей среды tокр = 30єС);

КЭ - коэффициент эксплуатации;

КПР - коэффициент приемки, учитывающий степень жесткости требований к контролю качества и правила приемки изделий;

КР (КТ) - коэффициент режима, учитывающий изменение лб в зависимости от электрической нагрузки и (или) температуры окружающей среды;

ККОРП - коэффициент, учитывающий тип корпуса резисторных микросхем;

КФ - коэффициент, учитывающий функциональное назначение прибора;

КS1 - коэффициент, учитывающий отношение рабочего напряжения к максимально допустимому по ТУ;

КСТ - коэффициент, учитывающий сложность ИС и температуры окружающей среды;

КС - коэффициент, учитывающий величину емкости конденсатора;

КV - коэффициент, учитывающий величину напряжения питания для интегральных микросхем;

KR - коэффициент, учитывающий величину омического сопротивления резисторов;

KKK - коэффициент, учитывающий количество задействованных контактов соединителей и коммутационных изделий;

ККС - коэффициент, учитывающий количество сочленений-расчленений в течение всего времени эксплуатации соединителей;

КСТАБ - коэффициент, учитывающий точность изготовления (допуск) резистора;

КМ - коэффициент, учитывающий величину номинальной мощности резистора;

Расчет наработки на отказ для устройства выполнен в виде таблицы 7.1.

Средняя наработка на отказ ячейки определяется по формуле:

,

где лЭ=4,1633Ч10-6 1/ч - суммарная интенсивность отказов всех элементов

час;

Для разрабатываемого модуля наработка на отказ Тср=240194 час.

Таблица 5.2

Наименование элемента	б*106 1/ч	Кэ	Кр	Кдн	Кф	Кs1	Кст	Кс	КR	Ккк	Ккс	КТ	Км	К-во	Э*106 1/ч	n*1061/ч
Конденсатор
К10-17в-0,1мкФ	0,03	5	0,067					1,59						10	0,0159	0,159
К10-17в-0,068мкФ	0,03	5	0,067					1,52						31	0,0152	0,4712
К53-56-33мкФ	0,06	5	0,319					1						4	0,0957	0,3828
К53-56-33мкФ	0,06	5	0,288					1						4	0,0864	0,3456
К53-56-33мкФ	0,06	5	0,276					1						2	0,0828	0,1656
Микросхемы
142ЕН12	0,04	1,5					1,79							1	0,1074	0,1074
EP2C50F484I8N														1	0,064	0,064
EPCS16SI16N														1	0,036	0,036
Резисторы
Р1-12-53Ом	0,052	5	0,41						1				0,7	3	0,0746	0,2238
Р1-12-300Ом	0,052	5	0,41						1				0,7	1	0,0746	0,0746
Р1-12-1кОм	0,052	5	0,41						0,7				0,7	4	0,0522	0,2089
Р1-12-10кОм	0,052	5	0,41						0,7				0,7	4	0,0522	0,2089
Индикаторы
3Л341Г	0,05	1	0,786											1	0,0393	0,0393
СНП269-224ВП	0,001	3	0,31							94,23	0,32			1	0,028	0,028
СНП346-10ВП22	0,001	3	1,08							2,58	0,32			2	0,0026	0,0052
Пайка	0,000069	4												484	0,1335	0,1335
Пайка	0,00026	4												518	0,5387	0,5387
Печатная плата	0,00004	4						2,4						394	0,9708	0,9708
ИТОГО: = 4,1633*10-6 1/ч Т0 = 240194 ч

8. Конструкторская часть

8.1 Выбор и обоснование принципов конструирования

Особенности конструктивного построения блоков цифровой обработки сигналов для РЛС определяются:

- применением передовых схемно-технических решений и новых технологий, что приводит к комплексной миниатюризации;

- унификацией базовых модулей и составных узлов;

- созданием единой технологии их, изготовления сборки и последующего контроля;

- требованием к транспортировке всеми видами транспорта.

Опираясь на указания по конструированию, блоки и ячейки с микросхемами, электрорадиоэлементы (ЭРЭ) компонуются на базовых конструкциях, состоящих из следующих конструктивных модулей:

- ячеек на печатных платах;

- шасси блоков.

Блок размещается в объеме одной типовой секции универсальной базовой несущей конструкции (УБНК).

8.2 Конструктивное построение модуля.

Модуль выполнен на базовой МПП плате размером 170х200 мм, входит в состав блока ЦОС. Для электрического соединения с блоком используется разъём СНП-260 с количеством контактов 135. Фильтрующие конденсаторы установлены по краям печатной платы у соединителя Х1.

По стойкости к механическим и климатическим воздействиям модуль соответствует ГОСТ РВ20.39.304-98 (группа 1.3) со следующими уточнениями:

- повышенная температура среды - плюс 65єС;

- относительная влажность - 98% при температуре плюс 35єС;