Разработка стенда для исследования схемы синхронного RS-триггера

Размещено на http://www.allbest.ru

Министерство просвещения ПМР

ГОУ Тираспольский Техникум Информатики и Права

Дипломная работа

Тема: «Разработка стенда для исследования схемы синхронного RS-триггера»

г. Тирасполь 2013 г.

Министерство просвещения ПМР

ГОУ «Тираспольский техникум информатики и права»

Пояснительная записка к дипломной работе

На тему: «Разработка стенда для исследования схемы синхронного RS-триггера»

Специальность: 230106 (2204) «Техническое обслуживание средств вычислительной техники и компьютерных сетей»

Задание по охране труда: Меры безопасности при техническом обслуживании электронной техники

Исполнитель Станкевич А. Г.

Руководитель Васькина Ю.В.

Консультант по охране труда Дымкович М.Я.

Дипломная работа допущена к защите " " 2013г.

Зам. директора по учебной части Сыли Н.В.

Министерство просвещения ПМР

ГОУ «Тираспольский Техникум Информатики и Права»

Отделение Информационных технологий и экономических дисциплин

ЗАДАНИЕ НА ДИПЛОМНУЮ РАБОТУ

Студент: Станкевич Андрей Григорьевич группа: 414

Тема работы: Разработка стенда для исследования схемы синхронного RS-триггера

Утверждена протоколом №_______________дата____________

Срок сдачи работы: " " 2013 г.

Перечень вопросов дипломной работы:

Обзор литературных данных по теме диплома

Провести исследования по данной тематике:

разработка схемы

спроектировать стенд, устройство, узел.

написать программу

анализ рабочих характеристик

Привести инженерные расчеты данного разрабатываемого устройства

Задание по охране труда: Меры безопасности при техническом обслуживании электронной техники

Руководитель ________________________ , «____ »__________20 г.

(подпись)

Задание принял к исполнению___________ , «____ »__________20 г.

(подпись)

Реферат

В данной дипломной работе рассмотрена разработка стенда для исследования схемы синхронного RS-триггера. Целью работы является анализ схемотехнических решений устройств для исследований работы схемы синхронного RS-триггера, рассмотрение принципов работы триггеров, разработка структурной и принципиальной схемы устройства, изготовление макета.

В процессе исследования схемы синхронного RS-триггера в программах Protel и PSpice AD описаны принципы работы отдельных функциональных узлов устройства таких как инвертор, логический элемент 2И, 2И-НЕ,.

В данной работе поставлены задачи: проанализировать схемотехнические решения разработки стенда для исследования схемы синхронного RS-триггера, разработать структурную и принципиальную схемы RS-триггера, изготовить макет.

В части диплома, связанной с охраной труда, рассмотрены основные меры безопасности при техническом обслуживание электронной техники: санитарно-гигиенические нормы, требования пожарной безопасности электробезопасность, защита от шума и вибраций, требования к организации рабочего места техника и требования безопасности при пайке.

Оглавление

Введение

Глава 1. Техническая часть. Разработка стенда для исследований схема RS- триггера

1.1.1 Аналитический обзор

1.1.2 Классификация триггеров

1.1.3 Параметры триггеров

1.1.4 RS-триггер

1.1.5 Схемы реализации RS-триггера

1.1.6 Т-триггер

1.1.7 JK-тригтер

1.1.8 D-триггер

1.2 Практическая часть

1.2.1 Основные характеристики системы автоматизированного проектирования OrCAD

1.2.2 Основные характеристики системы автоматизированного проектирования Protel

1.2.3 Исследование работы RS-триггера с помощью программы Protel

1.2.4 Изготовление платы видеопамяти

Список литературы

ВВЕДЕНИЕ

Одним из ведущих направлений развития современной микроэлектроники элементной базы являются большие интегральные микросхемы памяти, которые служат основой для построения запоминающих устройств в аппаратуре различного назначения. Наиболее широкое применение эти микросхемы нашли в ЭВМ, в которых память представляет

собой функциональную часть, предназначенную для записи, хранения, выдачи команд и обрабатываемых данных.

Устройство, имеющее два устойчивых состояния, называют триггером. В одном из них на выходе триггера присутствует высокий потенциал, в другом - низкий. Триггеры -- элементарные автоматы, предназначенные для записи и хранения 1 бита информации.

При переключении триггера потенциалы на его выходе меняются лавинообразно, т.е. на выходе формируется прямоугольный импульс с крутыми фронтами. Это позволяет использовать триггер для формирования прямоугольных импульсов из напряжения другой формы (например, синусоидальной).

Данная работа является актуальной, так как для представления и обработки информации в цифровых системах возникает потребность в устройстве, которое может хранить логическое состояние (0 или 1) неопределенно долго. Такие устройства образуют элементарную разновидность памяти, а поскольку их выход может находиться в одном из двух устойчивых состояний, их называют бистабильными схемами или триггерами. В настоящее время логические схемы, в том числе с использованием триггеров, создают в интегрированных средах разработки под различные программируемые логические интегральные схемы. Используются, в основном, в вычислительной технике для организации компонентов вычислительных систем: регистров, счётчиков, процессоров, ОЗУ.

Целью данной дипломной работы является исследование схемотехнических решений устройств для исследований схемы синхронного RS-триггера, разработка структурной и принципиальной схемы, изготовление макета.

Для реализации поставленных целей нужно решить следующие задачи: рассмотреть литературных данных по теме диплома, провести исследования по данной тематике (разработать схемы, спроектировать устройство, проанализировать рабочие характеристики устройства), привести инженерные расчеты данного разрабатываемого устройства.

Важна также грамотная организация охраны труда на предприятии, а именно: необходима служба охраны труда, необходимо проведение обучения работников, должны быть предусмотрены мероприятия пожарной безопасности, обеспечение работников соответствующими средствами индивидуальной защиты, а также проводить аттестацию рабочих мест.

Дипломная работа состоит из двух частей. В технической части рассматривается разработка стенда для исследования схемы синхронного RS-триггера. В части диплома, связанной с охраной труда исследуется безопасность работы с электронной техникой.

ГЛАВА 1. ТЕХНИЧЕСКАЯ ЧАСТЬ. РАЗРАБОТКА СТЕНДА ДЛЯ ИССЛЕДОВАНИЙ СХЕМА RS- ТРИГГЕРА

1.1.1 Аналитический обзор

Для представления и обработки информации в цифровых системах возникает потребность в устройстве, которое может хранить логическое состояние (0 или 1) неопределенно долго. Такие устройства образуют элементарную разновидность памяти, а поскольку их выход может находиться в одном из двух устойчивых состояний, их называют бистабильными схемами или триггерами.

Наличие памяти в схеме позволяет запоминать промежуточные состояния обработки и учитывать их значения в дальнейших преобразованиях. Выходные сигналы Y = (y1, y2, ..., уm) в схемах данного типа формируются не только по совокупности входных сигналов Х = (х1, х2, ..., хn), но и по совокупности состояний схем памяти Q = (q1, q2, ..., qk). При этом различают текущий дискретный момент времени t и последующий (t+1) момент времени (рис.1).

Рис. 1. Обобщенная структура схемы с памятью

Передача значения Q между моментами времени t и (t+1) осуществляется обычно с применением двухступенчатой памяти и синхронизирующих импульсов.

В качестве простейшего запоминающего элемента в современных ЭВМ используют триггеры. В связи с успешным применением микроэлектроники в схемах основных устройств ЭВМ (процессоров и оперативной памяти) исчезли в качестве запоминающихся элементов схемы, использующие остаточную намагниченность - ферритовые сердечники.

Триггеры -- элементарные автоматы, предназначенные для записи и хранения 1 бита информации. Они состоят из элемента памяти (фиксатора) и схемы управления. Фиксатор строится на двух инверторах, связанных друг с другом "накрест", так что выход одного соединен с входом другого. Такое соединение дает цепь с двумя устойчивыми состояниями (рис. 2.). Действительно, если на выходе инвертора 1 имеется логический ноль, то он обеспечивает на выходе инвертора 2 логическую единицу, благодаря которой сам и существует. То же согласование сигналов имеет место и для второго состояния, когда инвертор 1 находится в единице, а инвертор 2 -- в нуле. Любое из двух состояний может существовать неограниченно долго.

а б

Рис.2. Схемы элементов памяти (фиксаторов) со входами управления: а) на элементах ИЛИ-НЕ; ) на элементах И-НЕ

Чтобы управлять фиксатором, нужно иметь, как минимум, в логических элементах дополнительные входы. Обычно схемы управления триггером сложнее. На входы управления поступают внешние установочные сигналы для записи в триггер логического 0 или 1. Установочные сигналы показаны на рис. 2 штриховыми линиями. Буквой R латинского алфавита (от Reset) обозначен сигнал установки триггера в ноль (сброса), а буквой S (от Set) -- сигнал установки в состояние логической единицы (установки). Состояние триггера считывается по значению прямого выхода, обозначаемого как Q. Обычно триггер имеет и второй выход с инверсным сигналом . Для фиксатора на элементах ИЛИ-НЕ установочным сигналом является единичный, поскольку только он приводит логический элемент в нулевое состояние независимо от сигналов на других входах элемента. Для фиксатора на элементах И-НЕ установочным сигналом является нулевой, как обладающий тем же свойством однозначно задавать состояние элемента независимо от состояний других входов.

1.1.2 Классификация триггеров

Классификация триггеров проводится по признакам логического функционирования и способу записи информации (рис.3).

Рис.3.Классификация наиболее распространенных триггеров

1. По логическому функционированию или типу управляющих информационных входов различают триггеры типов RS, D, Т, JK и др. Кроме того, используются комбинированные триггеры, в которых совмещаются одновременно несколько типов, и триггеры со сложной входной логикой (группами входов, связанных между собой логическими зависимостями).

Триггер типа RS имеет два информационных входа -- установки в единицу (S) и установки в ноль(R ), его таблица истинности представлена в табл.1. Этой таблице соответствует схема на элементах ИЛИ--НЕ (рис.2 а).

Табл. 1. Таблица истинности RS-триггера

R	S	Q		Режим
1	0	0	1	Запись 0
0	1	1	0	Запись 1
0	0	Q'	'	Хранение
1	1	*	*	Запрещенное

Одновременная подача сигналов установки S и сброса R не допускается (эта комбинация сигналов называется запрещенной). Q' и ' - значения выходов, которые были установлены предыдущими входными сигналами. Для RS-триггера, реализованного на элементах И-НЕ и имеющего инверсные R и S входы (рис.2 б), сигналами установки является 0, а не 1. Его таблица истинности представлена в табл.2.

Табл..2. Таблица истинности -триггера

		Q		режим
0	1	0	0	Запись 0
1	0	1	1	Запись 1
1	1	Q		хранение
0	0	*	*	Запрещенное

Триггер типа D (от слова Delay -- задержка) имеет один информационный вход. Его состояние Q повторяет входной сигнал D (Q=D), но с задержкой, определяемой тактовым сигналом.

Триггер типа Т изменяет свое состояние на противоположное (Q = ') при поступлении входного сигнала T. Имеет один вход T, называется триггером со счетным входом или счетным триггером.

Триггер типа JK универсален, имеет входы установки (J) и сброса (К), подобные входам триггера RS. В отличие от последнего, допускает ситуацию с одновременной подачей сигналов на оба эти входа (J = К = 1). В этом режиме работает как T-триггер относительно синхровхода (C играет роль Т).

В комбинированных триггерах совмещаются несколько режимов. Например, триггер типа RST -- счетный триггер, который дополнительно имеет входы установки и сброса.

Примером триггера со сложной входной логикой служит JK-триггер с группами входов J1J2J3 и К1К2К3, соединенными операцией конъюнкции: J= J1J2J3 , K= К1К2К3.

2. По способу записи информации различают асинхронные (нетактируемые) и синхронные (тактируемые) триггеры.

В нетактируемых триггерах переход в новое состояние вызывается непосредственно изменениями входных информационных сигналов. В тактируемых триггерах есть специальный вход синхронизации, переход триггера в новое состояние происходит только при подаче на этот вход разрешающих тактовых сигналов. Тактовые сигналы называют также синхронизирующими. Обозначается синхровход буквой С (от слова Clock).

3. По способу восприятия тактовых сигналов триггеры делятся на управляемые уровнем и управляемые фронтом. Управление уровнем означает, что на всем интервале времени пока действует разрешающий уровень тактового сигнала триггер воспринимает входные информационные сигналы и реагирует на них, а при запрещающем уровне -- не воспринимает информационные сигналы и остается в неизменном состоянии. При управлении фронтом синхросигнала разрешение на переключение триггера дается только в момент перепада тактового сигнала (на его фронте или спаде). В остальное время независимо от уровня тактового сигнала триггер не воспринимает входные информационные сигналы и остается в неизменном (после последнего переключения) состоянии. Триггеры, управляемые фронтом, называют также триггерами с динамическим управлением.

Динамический вход может быть прямым или инверсным. Прямое динамическое управление означает разрешение на переключение триггера при изменении тактового сигнала с нулевого значения на единичное, инверсное -- при изменении тактового сигнала с единичного значения на нулевое.

4. По характеру процесса переключения триггеры делятся на одноступенчатые и двухступенчатые.

В одноступенчатом триггере переключение в новое состояние происходит сразу, а в двухступенчатом -- по этапам. Двухступенчатые триггеры состоят из входной и выходной ступеней. Переход в новое состояние происходит в обеих ступенях поочередно. Один из уровней тактового сигнала разрешает прием информации во входную ступень при неизменном состоянии выходной ступени. Другой уровень тактового сигнала наоборот разрешает передачу нового состояния из входной ступени в выходную , а входная ступень сохраняет состояние, в которое она была переведена последним изменением входных информационных сигналов (когда прием в нее был разрешен). Триггеры, управляемые уровнем синхросигнала, всегда строятся по одноступенчатой схеме, а триггеры, управляемые фронтом синхросигнала, как правило, строятся по двухступенчатой схеме.

На рис. 4 показаны процессы, происходящие в синхронных (тактируемых) триггерах. На диаграммах тактовых импульсов отмечено содержание процессов на отдельных этапах, под диаграммами даны обозначения соответствующих типов синхровходов.



Размещено на http://www.allbest.ru

Рис.4. Временные диаграммы, поясняющие работу синхровходов разных типов в триггерах, и их условные графические изображения

В практике проектирования используется термин "триггер-защелка" (Latch). Под этим понимается триггер, который прозрачен при одном уровне тактового сигнала и переходит в режим хранения (фиксирует свое последнее состояние) при другом уровне. Таким свойством обладают все триггеры, управляемые уровнем синхросигнала, но практически в качестве «защелок» применяются D-триггеры.

Как видно из рис. 4, двухступенчатый триггер обозначается двумя буквами ТТ. Двухступенчатые триггеры часто называют также триггерами типа MS (от английского Master-Slave, т. е. хозяин -- раб). Эта аббревиатура отражает характер работы триггера: входная ступень вырабатывает новое значение выходной переменной Q, а выходная его копирует.

На рис. 5 показаны временные диаграммы, иллюстрирующие реакцию триггеров D разных типов на одинаковые входные воздействия.

Рис. 5. Временные диаграммы работы триггеров с разными типами синхровходов

Среди комбинированных триггеров наиболее распространены те, у которых специфические информационные входы, синхронизирумые сигналом С, комбинируются с асинхронными R и S входами. В этом случае асинхронные входы установки и сброса являются доминирующими, при их действии сигналы на других входах игнорируются. Асинхронные R и S входы удобны для быстрой установки триггеров в конкретное состояние в начале или в процессе работы устройства. Как следует из названия, время появления сигналов R и S или и может быть любым. Как только эти сигналы получают значения, соответствующие режиму хранения (R=S=0 или ==1), то дальше триггер из принудительно установленного состояния будет переключаться в соответствии с сигналами на его информационных и синхро- входах (например, на D- и С - входе для триггера RSD). Временные диаграммы, иллюстрирующие работу RSD - триггера приведены на рис. 6.

Рис.6. Условное графическое обозначение и временные диаграммы DRS -триггера с синхронизацией по переднему фронту С

1.1.3 Параметры триггеров

С синхронизацией (тактированием) триггера связаны два важных параметра -- время предустановки tSU (Set-Up Time) и время выдержки tH (Hold Time). Важность этих параметров обуславливается еще и тем, что они свойственны не только триггерам, но и другим устройствам. Время tSU -- это интервал до поступления разрешающего фронта синхросигнала, в течение которого информационный сигнал должен оставаться неизменным (рис. 3.4). Для триггеров с динамическим управлением-- это время необходимое для надежного переключения нижней ступени двухступенчатого триггера. Для триггеров, управляемых уровнем синхросигнала, в которых предусматривается однократное переключение триггера в соответствии с уровнем информационного сигнала, tSU так же необходимо для установления правильных значений сигналов в элементах управляющей схемы перед подачей их на элементы фиксатора.

Время выдержки tH -- это время после поступления разрешающего фронта синхросигнала, в течение которого информационный сигнал должен оставаться неизменным. Для триггеров с динамическим управлением -- это время необходимое для перехода нижней ступени в режим хранения и блокирования информационных входов. Для триггеров, управляемых уровнем синхросигнала в режиме однократной записи входной информации за время действия разрешающего уровня синхросигнала, значение информационного сигнала не должно меняться на протяжении всего временного интервала, пока запись в триггер разрешена. Когда допустим прозрачный режим работы триггера (многократное его переключение как реакция на многократное изменение информационного сигнала на интервале разрешения), тогда понятия tSU и tH для триггеров, управляемых уровнем синхросигнала, теряет смысл.

Таким образом, соблюдение времен предустановки и выдержки обеспечивает правильное восприятие триггером входной информации.



Рис. 7. Параметры триггеров: время предустановки и время выдержки

Ряд других временных параметров триггеров непосредственно связан с задержками сигнала при прохождении через триггер и не требует специальных пояснений.

1.1.4 RS-триггер

Ттриггером RS-типа называют элементарный автомат с двумя устойчивыми состояниями, имеющих два информационных входа R и S такие, что при R=1 и S=0 триггер принимает состояние 0 (), а при S=1 и R=0 - состояние 1 (). В соответствии с состоянием, принимаемым триггером, вход S называют единичным входом триггера, а вход R - нулевым

Схема .RS-триггеров составляет основу для построения других триггерных схем, таких, как T-, D- и JK-триггеры.

На рис. 8 приведена реализация RS-триггера на элементах ИЛИ--НЕ, а на рис. 9 - на элементах И--НЕ.

Рис. 8 RS-триггера на элементах ИЛИ--НЕ : а) функциональная схема; б)условное графическое изображение; г) временные диаграммы работы

На условном графическом изображении (рис. 8,6) кружки на входах R, S показывают, что данный RS-триггер управляется инверсными сигналами (см. таблицу истинности табл.2).

Наиболее полное представление о работе триггеров дают временные диаграммы (рис. 8,г, 9,г), которые описывают не только значения выходных уровней в любой момент.

Рис. 9. RS-триггера на элементах И--НЕ : а) функциональная схема; б)условное графическое изображение; в) карта Карно; г) временные диаграммы работы

Из временных диаграмм видно, что длительность переключения tпер и минимальная длительность входного сигнала данных tвх.min для асинхронных RS-триггеров определяются средним временем задержки сигнала в логических элементах

tзд.р.ср.=0.5( tзд.р01+ tзд.р10 )

tпер= tвх.min=2tзд.р.ср. (1)

На временных диаграммах символом (*) помечены интервалы воздействия на входы RS-триггеров запрещенными комбинациями управляющих сигналов. При этом в триггере на элементах ИЛИ--НЕ устанавливаются выходные уровни Q = 0, = 0, а в триггере на элементах И--НЕ -- Q = 1, =1 . Состояние, принимаемое RS-триггером по окончании действия запрещенной комбинации, зависит от того, какой из управляющих сигналов длится дольше. Если на входах появится комбинация 01 или 10, триггер перейдет в состояние, соответствующее этой комбинации. При строго одновременном переключении сигналов на входах R и S в комбинацию, соответствующую режиму хранения, возникнет непредсказуемая ситуация. Например, оба элемента И - НЕ находятся в единичных состояниях, но, в конечном счете, схема перейдет в одно из устойчивых состояний (01 или 10). В какое именно состояние переключится триггер зависит от случайного разброса задержек логических элементов.

Для устранения неоднозначности реакции RS-триггера на одновременное воздействие сигналами установки на входы R и S необходимо оговорить состояние, в которое RS-триггер должен перейти. По реакции на запрещенную для RS-триггера комбинацию входных сигналов различают S-триггеры (переключаются в единичное состояние), R-триггеры (переключаются в нулевое состояние) и E-триггеры (от Exclusive, сохраняют предыдущее состояние).

Рис. 10. R-триггер на элементах И--НЕ a) функциональная схема;б) временные диаграммы работы

Схема реализации R-триггера в базисе И--НЕ и временные диаграммы его работы приведены на рис. 10С. К схеме обычного RS - триггера добавлена обратная связь с выхода элемента DD2 на вход логического элемента DD1. Когда S =R=1 выход DD2, на котором устанавливается = 0 , блокирует остальные входы элемента DD1 и устанавливает на его выходе логическую «1». Поэтому комбинация S=R=1 устанавливает триггер в состояние «0». Как видно из временных диаграмм (рис. 3.7,6), дополнительные логические элементы DD1 и DD2 увеличивают время переключения R -триггера и минимальную длительность входного сигнала по сравнению с выражением 2.:

tпер= tвх.min=3tзд.р.ср. (2)

На рис. 11. показана схема S-триггера в базисе И--HE . Обратная связь с выхода элемента DD1 на вход элемента DD2 обеспечивает приоритет входу S, так как на вход DD2 поступает уровень = 0 , который для логического элемента И--НЕ является доминирующим и устанавливает на выходе элемента DD2 логическую «1».

Рис. 11 S-триггер на элементах И--НЕ a) функциональная схема;б) временные диаграммы работы

Схема, реализующая T-триггер в базисе логических элементов И--НЕ, и его временные диаграммы показаны на рис. 12. Дополнительные инверторы DD5, DD6 при S=R=1 блокируют сигналами = 0 и =0 логические элементы DD1, DD2, на выходах которых при этом устанавливаются уровни «логической 1», что соответствует режиму хранения ранее записанной информации.

Рис. 12. T-триггер на элементах И--НЕ a) функциональная схема; б) временные диаграммы работы.

Вследствие задержки блокирующих сигналов инверторами DD5, DD6 на выходах вентилей DD1, DD2 формируются сигналы помехи дA, дВ, аналогично помехам в асинхронных триггерах типа R и S. Помехи на управляющих входах при определенных условиях могут привести к ложному срабатыванию триггеров на элементах DD3 и DD4.

Для устранения ложных срабатываний триггеры R-, S- и Т-типа необходимо синхронизировать серией импульсов С. Разрешающие уровни синхросигналов должны поступать с некоторой задержкой tSU относительно изменения информационных сигналов R и S. Для этого в схемах (рис. 10, 11, 12) предусматривается дополнительный вход С (показан штриховой линией). Таким образом, получают варианты синхронных R-, S- и Е-триггеров, которые обладают более высокой надежностью, но и большим разрешающим временем вследствие необходимой дополнительной задержки синхроимпульсов на время возникновения помехи (до окончательного установления значений сигналов на выходах элементов DD1, DD2).

Помимо борьбы с помехами режим синхронизации RS-триггеров широко используется при построении тактируемых цифровых устройств. Для обеспечения синхронизируемого режима работы обычные асинхронные RS-триггеры должны быть дополнены схемами синхронизации. На рис.13. и 14 показана реализация синхронных RS-триггеров соответственно в базисе логических элементов ИЛИ--НЕ и И--НЕ. Схемы синхронизации построены на логических элементах DD1, DD2 и формируют сигналы R*, S*, управляющие состоянием асинхронных RS-триггеров на логических элементах DD3, DD4. Информация, поступающая на входы S и R, как видно из временных диаграмм, воспринимается только на интервале действия разрешающих синхроимпульсов С длительностью tс.В остальное время триггер находится в режиме хранения ранее записанной информации.

Размещено на http://www.allbest.ru

Рис. 13. Синхронный RS-триггер на элементах ИЛИ--НЕ:

а)функциональная схема; б) условное графическое изображения;

в) карта Карно; г) временные диаграммы работы

Рис. 14. Синхронный RS-триггер на элементах И--НЕ:

а)функциональная схема; б) условное графическое изображения;

в) карта Карно; г) временные диаграммы работы

Все изменения информационных сигналов R и S (,) в интервале tс передаются на вход асинхронного триггера на логических элементах DD3, DD4 и вызывают переключение его состояний (прозрачный режим асинхронной записи), что характерно для всех схем синхронизируемых уровнем. Запрещенной, аналогично асинхронным триггерам, является комбинация входных сигналов C=R=S=1 ( ===0 ), обусловливающая установку на прямом и инверсном выходах уровней Q==0 в триггере (рис 13,а), а в триггере (рис. 14,а) Q==1. Такая ситуация еще называется « разрыв внутренних связей», поскольку они не оказывают влияния на выходные сигналы триггера.

В RS-триггерах, синхронизируемых фронтом (динамических), отсутствует режим прозрачной асинхронной записи. Информационные сигналы S и R могут переключаться многократно, но триггер переключается в состояние, соответствующее комбинации входных сигналов S и R непосредственно перед разрешающим положительным (или отрицательным) фронтом синхроимпульса.

1.1.5 Схемы реализации RS-триггера

Для построения динамических триггеров любых типов наиболее часто используются 3 типа схемных решений:

6-элементная схема;

2-х ступенчатая схема;

схема "с запрещающими связями" .

Так называемая 6-элементная схема синхронизации фронтом принципиально включает запоминающий элемент, который в течение времени tc действия синхроимпульса обеспечивает управление состоянием асинхронного RS-триггера. В синхронизируемых фронтом RS-триггерах (рис. 15) схемы синхронизации триггеров фронтом построены на логических элементах DD1--DD4 типа ИЛИ--НЕ (а) или И--НЕ (в). RS-триггер на элементах ИЛИ--НЕ синхронизируется отрицательным фронтом (на элементах И--НЕ -- положительным фронтом). Пунктирной линией на схеме показан принцип подключения RS- входов для асинхронной установки/сброса в начальное состояние (независимо от тактируемых информационных входов и самого входа синхронизации).

Размещено на http://www.allbest.ru

Рис. 15. RS-триггер с динамическим управлением ( 6-элементная схема): а) схема на элементах ИЛИ--НЕ; б) ее условное графическое обозначение; в) схема на элементах И--НЕ ; г) ее условное графическое обозначение

Рассмотрим работу схемы на элементах ИЛИ--НЕ (рис. 15,а). Когда C=I на выходах элементов DD3 и DD4 поддерживаются уровни «логического 0», что обеспечивает режим хранения для асинхронного триггера DD5. Входы S и R на состояние DD3, DD4 влияния не оказывают, так как уровень С = 1 является доминирующим. Пусть непосредственно перед отрицательным фронтом синхроимпульса на информационных входах установилась комбинация входных сигналов S = 1, R =0 (т.е. выход DD1=0, а выход DD2=1). Тогда при переключении входа С из «1» в «0» на выходе DD4 сохраняется «0»,а на трех входах элемента DD3 имеем «0», что приводит к установлению на его выходе уровня «1».Эта «1» подается на входы DD1 и DD4, блокируя переключение их внешними сигналами. Поэтому в течение времени ta действия уровня C = 0 триггер не реагирует на переключения управляющих входов S и R . Так как на входах DD5 имеем S = 1, R =0 , то триггер устанавливается в состояние «1». Аналогично происходит установка триггера в состояние «0». Комбинация сигналов S = R = 1 по прежнему является запрещенной, поскольку в этом случае по отрицательному фронту синхроимпульса происходит состязательное переключение триггера на элементах DD3, DD4 в одно из двух возможных состояний, которое автоматически переписывается в триггер DD5.

Аналогично построен и функционирует синхронизируемый положительным фронтом RS-триггер на элементах И--НЕ (рис. 15,в). Полярность синхронизирующего фронта на условном графическом обозначении (рис. 3.1152,б, г) показана косой линией на входе С.

Длительность переключения tпер и минимальная длительность входного сигнала tвх.min для синхронизируемых уровнем и фронтом RS-триггеров одинакова и составляет :

tпер = tвх.min = 3tзд. р. ср , (2)

где tзд. р. ср, -- средняя задержка распространения одного вентиля.

Другой разновидностью динамической реализации являются двухступенчатые схемы. Прием информации во входную и выходную ступени разрешается поочередно. Следствие этого -- практически нулевое время выдержки tH, необходимое для блокировки информационных входов после разрешающего фронта синхросигнала, что позволяет реализовать любые типы триггеров без опасных временных состязаний. В то же время схемы этих триггеров более сложные, чем 6 -элементные схемы, а их быстродействие несколько ниже.

Двухступенчатые триггеры строятся несколькими способами: с разнополярным управлением ступенями (рис. 16, а), с инвертором (рис. 16, б)

Рис. 16. Схема двухступенчатого триггера: а) с разнополярным управлением; б) с инвертором

В первом варианте поочередное тактирование ступеней очевидно, поскольку ступени имеют разнополярные синхровходы. Во втором варианте ступени идентичны по синхровходам, а для их поочередного управления в цепь тактовых сигналов включен инвертор. В такой схеме возможны временные состязания сигналов: входной триггер состязается с инвертором. Если триггер переключится быстрее инвертора, то его новое состояние может успеть "проскочить" в выходной триггер, т. к. инвертор не успеет блокировать входы этого триггера. Несмотря на это, вариант с инвертором находит широкое применение (однородность элементной базы), при его проектировании просто заботятся об обеспечении нужного соотношения задержек инвертора и входного триггера. Разрешающее время по входу синхронизации и минимально допустимая длительность синхроимпульса двухступенчатого триггера составляют :

;

tрас=7t зд.р.ср. (3)

В качестве RS- триггера по схеме "с запрещающими связями" может быть использован JK- триггер (отличия в работе триггеров будут наблюдаться только в случае комбинации входных сигналов R=S=1, которая для RS- триггера является запрещенной). Пример схемы на элементах И--НЕ приведен на рис 3.19. В чистом виде (без обратных связей с выходов М-ступени на входы S- ступени ) RS- триггер по схеме «с запрещающими связями» не строится, поскольку в случае комбинации сигналов R=S=0, возможен прозрачный режим асинхронной записи.

1.1.6 Т-триггер

Триггер Т-типа (счетный триггер) называют логическое устройство с двумя устойчивыми состояниями и одним входом Т, изменяющее свое состояние на противоположное всякий раз, когда на вход Т поступает управляющий (счетный) сигнал.

На рис. 17 приведена схема Т-триггера или иначе - триггера со счетным входом. При значении 7=0 триггер сохраняет свое ранее установленное состояние - режим хранения состояния, при T=1 триггер переходит в противоположное состояние. Таблица переходов (табл. 3.7) и диаграмма работы (рис. 3.11, б) отражают динамику работы этого элемента.

Рис. 17. Схема триггера со счетным входом: а- функциональная; б - условное обозначение; в - временная диаграмма

Табл. 3. Таблица переходов Т-триггера

Входные сигналы	Состояние qt	Режим
Xt	0	1
0 l	0 1	1 0	Хранение Инверсия

По таблице переходов можно получить логическую функцию, реализуемую Т-триггером:

 (3.7)

Нетрудно видеть, что зависимость (3.7) очень похожа на функцию для одноразрядного комбинационного полусумматора. На рис. 3.11, а показано, как двухтактный RS-триггер преобразуется в Т-триггер.

1.1.7 JK-Тригтер

Триггером J-K типа называется устройство с двумя устойчивыми состояниями и двумя входами J и K, которое при условии J*K=1 осуществляет инверсию предыдущего состояния (т.е. при ; ), а в остальных случаях функционируют в соответствии с таблицей истинности R-S-триггера, при этом вход J эквивалентен входу S, а вход K - входу R. Триггер обладает полной системой переходов и вместе с тем у него отсутствуют запрещенные комбинации входных сигналов [2].

Он, по существу, является объединением двухтактного RS- и Т-триггеров. Этому соответствует его таблица переходов (табл.3.8).

Табл. 4. Таблица переходов JK-триггера

Входные сигналы	Состояние q	Режим
J	K	0	1
0 0 0 l	l 0 l l	0 l 0 0	1 0 l 0	Хранение Установка 0 Установка l Инверсия

Если первые три строки таблицы переходов полностью повторяют соответствующие строки табл. 4, то последняя строка, с запрещенной комбинацией для RS-триггера, соответствует режиму переключения Т-триггера (см. табл.3). Схема JK-триггера изображена на рис. 18.

Рис. 18. JK-триггер: а - функциональная схема; б - условное обозначение

Такой триггер имеет информационные входы J и К, которые по своему влиянию аналогичны входам S и R тактируемого RSС-триггера: при J=1, K=0 триггер по тактовому импульсу устанавливается в состояние Q=1; при J= 0, К=1- переключается в состояние Q=0, а при J = K= 0 - хранит ранее принятую информацию. Но в отличие от RSС-триггера одновременное присутствие логических 1 на информационных входах не является для JK-триггера запрещенной комбинацией.

1.1.8 D-триггер

Триггером D-типа, известным под названием триггера задержки, называют логическое устройство с двумя устойчивыми состояниями и одним информационным входом D (от англ. Delay -- “задержка”). Закон функционирования триггера D-типа приведен в табл. 5 и аналитически описывается уравнением:

То, что триггер имеет один информационный вход, в ряде случаев является достоинством триггеров D-типа по сравнению с триггерами с двумя информационными входами, поскольку в 2 раза сокращается число межкаскадных связей, требуемых для передачи информации. Именно в силу этого положительного свойства триггеры D-типа весьма широко применяются в интегральной схемотехнике при проектировании цифровых устройств.

D-триггер обычно строится на основе двухтактного RS- или JK-триггера. Он предназначается для хранения состояния (1 или 0) на один период тактовых импульсов (с задержкой на 1 такт). Таблица его переходов отражена в табл. 5. На рис.19, а и б представлены варианты его построения, а на рис.19, в - его условное обозначение.

Табл. 5. Таблица переходов D-триггера

Входные сигналы	Состояния q	Режим
D	0	l
0 l	0 1	0 1	Установка 0 Установка l

Рис. 19. D-триггер: a- функциональная схема на основе RS-триггера;

б- функциональная схема на основе JK-триггера;

в - условное обозначение

Ещё проще реализуется D триггер на КМОП логических элементах. В КМОП микросхемах вместо логических элементов "И" используются обычные транзисторные ключи. Схема D триггера приведена на рис. 20.

 
Рис. 20. Схема D триггера, реализованная на КМОП элементах

При подаче высокого уровня синхросигнала C транзистор VT1 открывается и обеспечивает передачу сигнала с входа D на инверсный выход Q через инвертор D1. Транзистор VT2 при этом закрыт и отключает второй инвертор, собранный на транзисторах VT2 и VT3. При подаче низкого потенциала на вход C включается второй инвертор, который вместе с инвертором D1 и образует триггер.

Во всех рассмотренных ранее схемах синхронных триггеров синхросигнал работает по уровню, поэтому триггеры называются триггерами, работающими по уровню. Ещё одно название таких триггеров, пришедшее из иностранной литературы - триггеры-защёлки. Легче всего объяснить появление этого названия по временной диаграмме, приведенной на рис. 21.

Рис. 21. Временная диаграмма D триггера (защелки)

По этой временной диаграмме видно, что триггер-защелка хранит данные на выходе только при нулевом уровне на входе синхронизации. Если же на вход синхронизации подать активный высокий уровень, то напряжение на выходе триггера будет повторять напряжение, подаваемое на вход этого триггера.

Входное напряжение запоминается только в момент изменения уровня напряжения на входе синхронизации C с высокого уровня на низкий уровень. Входные данные как бы "защелкиваются" в этот момент, отсюда и название - триггер-защелка.

Принципиально в этой схеме входной переходной процесс может беспрепятственно проходить на выход триггера. Поэтому там, где это важно, необходимо сокращать длительность импульса синхронизации до минимума. Чтобы преодолеть такое ограничение были разработаны триггеры, работающие по фронту.

1.2 ПРАКТИЧЕСКАЯ ЧАСТЬ

1.2.1 Основные характеристики системы автоматизированного проектирования ORCAD

Корпорацией MicroSim разработаны варианты системы программ Design Center для различных операционных систем. Наиболее популярным является вариант для Windows. В него входят следующие программы (их конкретный перечень зависит от варианта поставки):

Schematics - графический редактор принципиальных схем, который одновременно является управляющей оболочкой для запуска основных модулей сисОт чемы на всех стадиях работы с проектом;

PSpice, PSpice Basics - моделирование аналоговых устройств;

PSpice AID, PSpice A/D Basics* - моделирование смешанных аналогоцифровых устройств;

PLogic - моделирование цифровых устройств. Имеет такие же функциональные возможности, как и программа PSpice A/D;

PLSyn - синтез цифровых устройств на базе интегральных схем (ИС) с программируемой логикой;

StmEd - редактор входных сигналов (аналоговых и цифровых);

Probe - графическое отображение, обработка и документирование результатов моделирования;

Parts - идентификация параметров математических моделей диодов, биполярных, полевых, МОП- и арсенидгаллиевых транзисторов, операционных усилителей, компараторов напряжения, регуляторов напряжения и магнитных сердечников по паспортным данным;

PSpice Optimizer - параметрическая оптимизация аналого-цифровых устройств по заданному критерию при наличии нелинейных ограничений.

1.2.2 Основные характеристики системы автоматизированного проектирования PROTEL

Система Protel предназначена для сквозного проектирования электронных устройств с реализацией либо на печатной плате, либо на ПЛИС.

1 Основные возможности Protel

2 Ввод проекта в виде иерархических многоканальных принципиальных схем

3 Проведение цифро-аналогового моделирования, базирующегося на Spice 3f5

4 Проектирования систем на базе ПЛИС с возможностью смешенного описания в виде принципиально схемы и/или VHDL

5 Анализ целостности на пред- и постпологическом уровне

6 Проектирование топологии на базе обширной системы заданных правил

7 Использование бессеточного втотрассировщика Situs

8 Доработка технологических файлов во встроенной CAM-система CAMtastic.

Отличительной особенностью Protel от других систем проектирования заключается в единой управляющей оболочкеDesign Explorer. Под управлениемDesign Explorer пользователь работает в одном интерфейсе со всеми составными частями проекта, будь то принципиальная схема, топология, описания на VHDL или любая другая часть проекта. Кроме того, работа ведется именно над единым проектом, части которого однозначно увязаны друг с другом и изменение одной из них может довольно легко быть передано во все другие.

При работе с принципиальной схемой пользователь может использовать как интегрированные так и разрозненные библиотеки. При этом пользователь может проводить поиск элементов как в подключенных так и во "внешних" библиотеках по нескольким параметрам. При выборе компонента из списка пользователю представляется вся информация о компоненте: тип корпуса, УГО, перечень подключенных математических моделей.

За счет использования Design Explorer пользователь работает с единой системой задания правил проектирования, которая позволяет задавать "физические" параметры будущей топологии еще на уровне принципиальной схемы. Говоря о задании правил проектирования стоит отметить несколько отличительных особенностей:

Правила разбиты на несколько групп:

1.1. Электрические (например, зазоры)

1.2. Трассировка (например, толщины, тип трассировки, приоритет трассировки цепей и т.д.)

1.3. Планарные выводы (например, длинна отвода до изгиба, толщина отвода и т.д.)

1.4. Масочные и трафаретные (зазоры)

1.5. Экранные (тип подключения, зазоры и т.д.)

1.6. Контрольные точки

1.7. Расстановка компонентов (зазоры, привязка компонентов к комнатам и т.д.)

1.8. Анализ целостности (параметры импульсов)

Правила подробно проиллюстрированы, что позволяет довольно просто разобраться с тем, что именно описывает то или иное правило.

Одно и тоже правило может иметь несколько значений, в зависимости от того к какому объекту оно относится (все объекты, цепи, классы цепей, слои, цепи и слои, сложный подбор)

Пользователь может самостоятельно построить иерархию для однотипных правил задавая приоритет для каждого из них.

1.2.3 Исследование работы rs-триггера с помощью программы PROTEL

Триггер называется синхронным, если у него помимо информационных входов S и R, существует управляющий вход С. Триггер будет менять свое состояние только при логической 1 на входе С.

Активным сигналом для этой схемы является логическая 1.

Табл. 6. Таблица переходов RS триггера

С	S	R	Qt+1	Примеч.
0	*	*	Qt	Хранен.
1	0	0	Qt	Хранен.
1	0	1	0	Устан. 0
1	1	0	1	Устан. 1
1	1	1	1	Запрет

Синхронный RS-триггер. RS-триггер - это триггер, который сохраняет своё предыдущее состояние при нулевых входах и меняет своё выходное состояние при подаче на один из его входов единицы. RS-триггер используется для создания сигнала с положительным и отрицательным фронтами, отдельно управляемыми посредством стробов, разнесённых во времени. Также RS-триггеры часто используются для исключения так называемого явления дребезга контактов.

Рис.22. Схема RS - триггер на элементах 2И-НЕ, собранная в программе Protel.

Рис. 23. Результаты анализа работы RS - триггера в программе PSpice AD

триггер автоматизированное проектирование инвертор

Исследование работы инвертора с помощью программы Protel

Инвертором называется прибор, схема, или система, которая создает переменное напряжение при подключении источника постоянного напряжения.

Рис. 24. Структура инвертора, построенная в программе Protel

Микросхемы на комплементарных транзисторах строятся на основе МОП транзисторов с n- и p-каналами. Один и тот же потенциал открывает транзистор с n-каналом и закрывает транзистор с p-каналом. При формировании логической единицы открыт верхний транзистор, а нижний закрыт. В результате ток через микросхему не протекает. При формировании логического нуля открыт нижний транзистор, а верхний закрыт. И в этом случае ток через микросхему не протекает. Простейший логический элемент - это инвертор. Его схема приведена на рис. 25.

Рис. 25. Реализация инвертора на транзисторах, построенная в программе Protel

Рис. 26. Результаты анализа работы инвертора в программе PSpice AD

Исследование работы логического элемента 2ИЛИ-НЕ с помощью программы Protel

2ИЛИ-НЕ -- двух входовой элемент ИЛИ с инверсией на выходе.

Рис. 27. Структура 2ИЛИ-НЕ, построенная в программе Protel

Рис. 28. Реализация 2ИЛИ-НЕ на транзисторах, построенная в программе Protel

Рис. 29. Результат анализа работы логического элемента 2ИЛИ-НЕ в программе PSpice AD

Элемент ИЛИ-НЕ дает на выходе нуль при наличии хотя бы на одном из входов единицы

Исследование работы логического элемента 2И-НЕ с помощью программы Protel

Рис. 30. Структура 2И-НЕ, построенная в программе Protel

В случае элемента 2И-НЕ один из входов можно считать информационным, а другой -- управляющим. В этом случае при единице на управляющем входе выходной сигнал будет равен проинвертированному входному сигналу, а при нуле на управляющем входе выходной сигнал будет постоянно равен единице, то есть прохождение входного сигнала будет запрещено. Элементы 2И-НЕ с выходом ОК часто используют именно в качестве управляемых буферов для работы на мультиплексированную или двунаправленную линию.

Рис. 31. Реализация 2И-НЕ на транзисторах, построенная в программе Protel

Рис. 32. Результаты анализа работы элемента 2И-НЕ в программе PSpice AD

1.2.4 Изготовление платы устройства

Платы с печатными проводниками и контактными площадками в любительской практике удобно использовать лишь тогда, когда устройство предварительно хорошо отработано. В процессе настройки приходится несколько раз демонтировать отдельные детали и устанавливать другие, а печатные контактные площадки под действием многократных тепловых и механических нагрузок, как правило, отслаиваются. Поэтому на этапе отладки схемы лучше применять монтажные платы, которые являются как бы макетом будущей печатной платы.

Пластину требуемых размеров из нефольгированного изоляционного материала (текстолит, гетинакс, фанера) обрабатывают с одной стороны мелкозернистой наждачной бумагой, обезжиривают и укрепляют необработанной стороной на деревянной дощечке толщиной 15-- 20 мм.

Сверху на пластину накладывают и в нескольких точках приклеивают лист бумаги с эскизом будущей печатной платы. В точках крепления выводов, изгиба проводников схемы, выводных контактных площадок сверлом 0,1--1,5 мм сверлят отверстия так, чтобы сверло, пройдя пластину насквозь, углубилось в дощечку на 10--12 мм. В полученные отверстия вставляют металлические штыри подходящего диаметра так, чтобы они выступали над поверхностью пластины на 5--10 мм. Можно использовать мелкие гвозди или отрезки жесткой проволоки.

Затем из луженого одножильного провода диаметром 0,3--0,5 мм изготовляют проводники платы. Для этого провод в соответствии с эскизом протягивают от штыря к штырю, обматывая каждый из них одним-двумя витками. Когда все соединения выполнены, эскиз, разрывая, удаляют пинцетом. Проводники должны быть плотно прижаты к поверхности.

После этого на участки проводников, расположенные между штырями, кисточкой осторожно наносят эпоксидный клей в таком количестве, чтобы проводники оказались приклеенными к поверхности платы. Необходимо следить за тем, чтобы клей не попал на штыри и витки провода, намотанные на них. После полного затвердевания клея штыри удаляют и готовую плату снимают с дощечки. Образовавшиеся на плате петли провода будут удобными контактными площадками для присоединения выводов радиоэлементов.

Закончив отладку схемы, отрабатывают рациональную компоновку элементов и уточняют эскиз.

Компоновка элементов на макетной плате. Работа по размещению элементов на плате значительно упрощается, если воспользоваться следующим приемом. На лист ватмана с размерами будущей платы наносят слой пластилина толщиной 2--4 мм. Этот лист в нескольких точках приклеивают к другому листу ватмана или миллиметровки.

В пластилин, слегка вдавливая выводы, устанавливают радиоэлементы и микросхемы. Необходимо при этом учитывать принципиальные особенности устройства (взаимовлияния цепей, температурные режимы элементов и т.д.), уменьшать длину соединительных проводников, не делать перемычек.

Выводы элементов предварительно изгибают соответствующим образом (формуют). Линии будущих печатных проводников прочерчивают на пластилине шилом. Перемещая элементы, находят наиболее рациональную компоновку.

Затем, поочередно снимая каждый элемент с макета, прокалывают шилом оба листа в точках будущих отверстий в плате. По нескольку проколов тонкой иглой делают вдоль будущих печатных проводников. После этого элемент устанавливают на прежнее место.

Отклеивают нижний лист, рисуют на нем соединения и обозначают места расположения элементов. Рисунок соединений переносят на фольгированную заготовку. После этого детали с макетной платы снимают. Макетная плата может быть использована несколько раз.

В качестве основы для макетирования можно применить пластину пенопласта толщиной 25--30 м. В этом случае выводы элементов формуют и вдавливают в пенопласт. Когда наиболее рациональный вариант размещения выбран, на пенопласте чертят две взаимно перпендикулярные базовые линии.

С помощью чертежного измерителя расстояния от базовых линий до контактных площадок измеряют и переносят на миллиметровую бумагу.

Отметки соединяют линиями, завершая тем самым подготовку рисунка печатной платы.

Лист миллиметровой бумаги можно сразу наложить на пластину и, устанавливая элементы, прокалывать и бумагу. После определения наилучшей компоновки рисуют на миллиметровке соединения и снимают поочередно элементы, помечая на бумаге их схемный номер.

Разметка печатной платы под некоторые микросхемы и малогабаритные элементы (миниатюрные трансформаторы, реле и др.) с торцевым расположением выводов довольно трудоемка.

Разметка упрощается, если на поверхность платы в предполагаемом месте установки нанести слой пластилина толщиной 0,5--1 мм. Слой должен быть гладким и ровным. Затем подготовляют элемент (микросхему): выводы укорачивают до одинаковой длины (10--12 мм) и подгибают так, чтобы они были перпендикулярны основанию корпуса.

Элемент (микросхему) опускают на предполагаемое место установки и вдавливают выводы в пластилин до упора в поверхность платы, затем осторожно вынимают и шилом или остро заточенным кернером намечают по оставшимся следам выводов центры будущих отверстий в плате. После разметки слой пластилина снимают и сверлят отверстия.

Этот способ удобен и при компоновке элементов на плате.

Исходя из выше сказанного, в дипломной работе рассмотрен принцип построения устройства для исследования схемы синхронного -триггера. Для реализации синхронного RS-триггера используются такие логические элементы как ИЛИ-НЕ, И-НЕ и инверторы.

Выполняя дипломную работу, можно сделать вывод, что с помощью электронной среды «Protel» эффективно моделируются и конструируются различные цифровые устройства на логических элементах.

С помощью данной среды можно моделировать схемы до начала их изготовления, так что можно с самого начала быть уверенным в адекватности их архитектуры. Она детально показывает, из каких элементов состоит схема и как она функционирует, поэтому разработчики могут использовать ее в качестве эскиза или чертежа создаваемого устройства. С помощью готовой модели недостатки проекта легко обнаружить на стадии, когда их исправление не требует еще значительных затрат.