При напряжении питания 1,5 В значение высокого потенциала порядка 0,7 В, а низкого - 0,05 В. Так как транзистор Т1 представляет высокоомную нагрузку, потребляемая элементом мощность может быть снижена до чрезвычайно низкой величины (раз в 100 меньше, чем у ТТЛ-элементов). Поэтому элементы И²Л нашли широкое применение в БИС (серии КР582, 584).

В сериях ИС невысокой степени интеграции логика И²Л не эффективна из-за низкого логического перепада, равного 0,65 В, и поэтому, низкой помехоустойчивости. Кроме того, по быстродействию, вследствие глубокого насыщения транзисторов инвертора, И²Л-элементы уступают ТТЛШ-элементам.

Логические элементы на МДП-транзисторах

В настоящее время в логических схемах используются МДП-транзисторы с диэлектриком SiO₂ (МОП-транзисторы).

Анализ МОП-транзисторных логических элементов достаточно прост, т.к. из-за отсутствия входных токов их можно рассматривать отдельно от других элементов даже при работе в цепочке.

На рис. 20 показаны два варианта построения логических элементов на МОП-транзисторах с n_каналами.

а б

Рис. 20. Логические элементы на МОП-транзисторах: а) - элемент ИЛИ-НЕ, б) - элемент И-НЕ

Транзисторы Т3 выполняют роль нагрузки.

Логические уровни в обеих схемах не зависят от нагрузки и соответствуют выходным напряжениям открытого и закрытого ключа:

.

Соответственно, логический перепад составляет:

.

Напряжение питания E_c МОП-логики выбирают в 3…4 раза больше порогового напряжения U_o открывания транзисторов. Если U_o = 1,5 … 3В, то получаемый логический перепад в 5 … 10В намного превышает значения, свойственные схемам И²Л, ЭСЛ и даже ТТЛ (при напряжении питания 4 … 5В). Поэтому МОП-логика обладает повышенной помехоустойчивостью.

Более высоким быстродействием и низким энергопотреблением характеризуется логика на комплементарных транзисторах вследствие причин, рассмотренных ранее. По принципу действия и схемотехнике КМОП-логика очень близка МОП-логике.

Эмиттерно-связанная логика (ЭСЛ)

В основе схемы ЭСЛ лежит переключатель тока, в одно из плеч которого включено параллельно несколько транзисторов. Эти транзисторы равноправны - отпирание любого из них (или всех вместе) приводит к изменению логического состояния переключателя. Поэтому ЭСЛ-элементы выполняют логическую функцию ИЛИ-НЕ.

Вследствие ненасыщенного режима работы транзисторов логический перепад в схеме не превышает 0,65В.

3.2 Параметры интегральных логических элементов

Независимо от принадлежности к той или иной серии, все логические элементы характеризуются определенным одним и тем же набором параметров, которые являются справочными данными. Значения же этих параметров обусловлены схемотехническим конструктивным и технологическим исполнением элементов.

Значения параметров, как правило, задаются с запасом и не исчерпывают физических возможностей микросхемы, однако превышать их не следует.

Оценивают микросхемы по следующим основным параметрам:

быстродействию, напряжению питания, потребляемой мощности, коэффициенту разветвления по выходу, коэффициенту объединения по входу, помехоустойчивости, энергии переключения, надежности, стойкости к климатическим и механическим воздействиям. Рассмотрим основные из них.

Уровни выходных напряжений

Техническими условиями для каждой серии логических элементов задаются наибольший и наименьший уровни выходных напряжений, соответствующих логическим единице и нулю при допустимых изменениях напряжения питания, нагрузки, температуры. Напряжение

U¹_{вых min} соответствует минимальному уровню логической единицы на выходе (для ТТЛ U¹_{вых min} = 2,4В), а напряжение U⁰ _{вых max} - максимальному уровню логического нуля (для ТТЛ U⁰ _{вых max} = 0,4В).

Статическая помехоустойчивость

Этот параметр определяет допустимое напряжение помех на входах микросхемы и оценивается для низкого и высокого уровней напряжения.

Статической помехоустойчивостью по низкому уровню считают разность

,

где U⁰ _{вых max} - максимальное допустимое напряжение низкого уровня на выходе нагруженной микросхемы;

U⁰ _{вх max} - максимальное допустимое напряжение низкого уровня на входе нагружающей микросхемы.

Помехоустойчивость по высокому уровню определяют так:



;

здесь U¹ _{вых min} - минимальное напряжение высокого уровня на выходе нагруженной микросхемы; U¹ _{вх min} - минимальное допустимое напряжение высокого уровня на нагружающем входе.

ТТЛ, например, логика еще будет нормально работать, если на ее входе напряжение логического нуля достигнет 0,8В, а напряжение логической единицы снизится до 2В. Таким образом, гарантированный запас помехоустойчивости в обоих состояниях составляет 0,4В. Реальный же запас помехоустойчивости гораздо больше и превышает 1В.

Коэффициент разветвления по выходу

Этот параметр Краз (нагрузочная способность) определяет максимальное число входов элементов данной серии, которым можно нагружать выходы микросхемы без нарушения ее нормального функционирования.

Коэффициент объединения по входу

К_об определяет число логических входов, которые имеет логический элемент.

Простейшие логические элементы выпускаются с 2, 3, 4 и 8 входами. Более сложные устройства содержат и другие входы: адресные, установочные, разрешающие, входы синхронизации и др.

Входные токи

Эти параметры определяют нагрузку, которую представляет рассматриваемая схема, на предшествующую схему или другой источник сигнала. Различают входные токи I⁰_вх и I¹_вх при подаче логических нуля или единицы.

Средняя статическая потребляемая мощность

Определяется следующим образом:



,

где P⁰_пот и P¹_пот - мощности, потребляемые интегральным логическим элементом в состоянии логического нуля и логической единицы. Это вытекает из того, что в сложных многоэлементных устройствах в среднем половина логических элементов находится в состоянии 1, а половина - в состоянии 0.

Быстродействие

Характеризуется максимальной частотой смены входных сигналов, при которой еще не нарушается нормальное функционирование устройства.

Инерционность полупроводниковых приборов и паразитные емкости служат причиной того, что каждое переключение сопровождается переходными процессами, отчего фронты импульсов растягиваются.

Для оценки временных свойств микросхем обычно пользуются задержкой распространения сигнала, которая представляет собой интервал времени между входным и выходным импульсами, измеренными на уровне 0,5. Задержки распространения сигнала при включении t^1,0_зд.р. и при выключении t^0,1_зд.р. не равны, поэтому пользуются усредненным параметром t_{зд.р. ср.} = 0,5(t^1,0_зд.р. + t^0,1_зд.р.).

Для последовательностных устройств (триггеры, счетчики и др.) вводятся некоторые дополнительные временные параметры, обусловленные принципом действия: разрешающее время, длительность входного импульса и др.

В общем случае анализ физических, технологических и схемотехнических особенностей интегральных логических элементов показывает, что можно создать различные их варианты, но их особенностью будут либо относительно высокое (высокое) быстродействие при низкой экономичности, либо высокая экономичность при относительно низком (низком) быстродействии. Обобщенные характеристики известных типов интегральных логических элементов приведены в таблице 3.

Таблица 3

Тип логики	Pст. ср. , мВт	tзд.р. ср. , нс	Uпом , В	Kоб	Kраз
ТТЛ ТТЛШ	1 - 20	5 - 20 2 - 10	0,8 - 1 0,5 - 0,8	2 - 8	10 - 30 10 - 40
ЭСЛ	20 - 50	0,5 - 2	0,2 - 0,3	2 - 8	1 - 20
И2Л	0,01 - 0,1	10 - 100	0,02 - 0,05	1	3 - 5
МОП КМОП	1 - 10 0,01 - 0,1	20 - 200 10 - 50	2 - 3 1 - 2	2 - 8	10 - 20

Как видно из таблицы, наиболее быстродействующими являются в настоящее время схемы ЭСЛ и ТТЛШ, наиболее экономичными - схемы И²Л и КМОП.



4. МИКРОЭЛЕКТРОННЫЕ ФУНКЦИОНАЛЬНЫЕ ЦИФРОВЫЕ УЗЛЫ КОМБИНАЦИОННОГО ТИПА

Интегральные логические элементы являются основой для построения цифровых устройств, выполняющих более сложные операции и относящихся к классу комбинационных устройств.

Основные из них: дешифраторы и шифраторы; мультиплексоры и демультиплексоры; двоичные сумматоры; цифровые компараторы и мажоритарные элементы; преобразователи кодов и др.

СУММАТОРЫ

Сумматорами называются цифровые функциональные устройства, предназначенные для выполнения операции сложения чисел, представленных в различных кодах.

По характеру действия сумматоры подразделяются на комбинационные, не имеющие элементов памяти, и накапливающие - запоминающие результаты вычислений при снятии входных сигналов.

В дальнейшем будут рассматриваться только комбинационные сумматоры, на основе которых выполняется большинство суммирующих ИС.

Сумматор по модулю два. Это устройство с двумя входами (а и b), на выходе у которого сигнал «1» появляется только в том случае, когда на входах действуют противоположные сигналы, т. е. «0» и «1». Сумматор не обладает памятью, а его таблица истинности и логическое уравнение имеют вид:

116

25



Название «по модулю два» этот сумматор получил потому, что y соответствует значению младшего разряда при суммировании одноразрядных двоичных чисел A и B. Построим в базисе И-НЕ схему сумматора по модулю два (рис. 21)

a б

Рис. 21. Реализация сумматора по модулю два:

а - принципиальная схема; б - функциональная схема

Полусумматор. Обеспечивает операцию сложения двух одноразрядных двоичных чисел a и b. Так как при a = 1 и b = 1 получается перенос единицы в следующий разряд, полусумматор должен иметь два выхода: с одного снимается сигнал суммы по модулю два, а с другого - сигнал переноса. Таблица истинности полусумматора и его логические уравнения имеют вид:

P' = ab

Реализация полусумматора в базисе И-НЕ представлена на рис. 22

а б

Рис. 22. Схема полусумматора:

а - реализация в базисе И-НЕ; б - условное обозначение

Условное обозначение полусумматора на схемах - HS (halfsum - полусумма), а полного сумматора - SM.

Полный сумматор. Это устройство для сложения трех одноразрядных двоичных чисел a, b, c, где c - сигнал переноса из предыдущего младшего разряда. Имеет два выхода S (сумма) и Р (перенос). Полный сумматор можно построить из двух полусумматоров (рис. 23), отсюда и название - полусумматор, используя следующие логические уравнения

Рис. 23. Полный сумматор

На основе полного сумматора можно построить суммирующие устройства параллельного или последовательного действия для сложения многоразрядных двоичных чисел.

В цифровой схемотехнике операцию вычитания обычно заменяют сложением уменьшаемого с вычитаемым, представленным в дополнительном коде, поэтому вычитатели могут быть выполнены на основе сумматоров.

Дешифраторы, шифраторы, преобразователи кодов

Дешифратор. Комбинационное устройство, позволяющее преобразовать n-разрядный двоичный код в позиционный 2ⁿ-разрядный код. Имеет n входов и 2ⁿ или меньше выходов. В зависимости от входного набора сигнал 1 появится только на одном определенном выходе, а на всех остальных выходах будут сигналы 0.

Таблица истинности полного дешифратора на три входа имеет вид (табл.4):

Логические функции выходов дешифратора:

По способу реализации дешифраторы могут быть линейные, прямоугольные и пирамидальные.

Более совершенными являются пирамидальные дешифраторы, относящиеся к многоступенчатым структурам и содержащие ряд логических элементов для выделения общих частей функций.

В ниже следующей таблице дана сравнительная оценка линейных, пирамидальных и прямоугольных дешифраторов по аппаратным затратам N_ЛЭ в пересчете на 2-входные ЛЭ для m-разрядного входного кода (табл. 5).

Как видно из таблицы 5, преимущества многоступенчатых дешифраторов заметно нарастают с увеличением m. В специализированных ИС тем не менее предпочтение часто отдают более простым линейным (одноступенчатым) дешифраторам, обладающим к тому же повышенным быстродействием.

Шифратор. Комбинационное устройство, преобразующее управляющий сигнал на одном из входов в соответствующий двоичный код.

Для шифратора на четыре входа и два выхода, например, логические уравнения в ДНФ, полученные из таблицы, будут следующими:

116

25

Наибольшее применение шифраторы находят в цифровых устройствах ввода информации с пультов управления для преобразования десятичных чисел в двоичный код. При нажатии на клавишу на один их входов шифратора подается логическая единица (на остальные - логические нули), на выходе формируется соответствующий двоичный код.

Условное обозначение дешифратора и шифратора приведено на рис. 24:

а б

Рис. 24. Условное обозначение:

а - дешифратор; б - шифратор

Преобразователи кодов. Это устройства для автоматического изменения по заданному алгоритму соответствия между входным и выходным кодами без изменения их смыслового содержания.

По другому, преобразователь кода представляет собой устройство с m входами и n выходами, взаимно и однозначно преобразующее входные слова из некоторого алфавита {X₁, X₂, …, X_p} и выходные слова другого алфавита {Y₁, Y₂, …, Y}.

Задача преобразования кодов возникает прежде всего в связи с необходимостью сведения цифровых устройств с разнообразными способами кодирования в единую систему.

Для преобразования параллельных двоичных кодов можно построить достаточно простые преобразователи на комбинационных логических схемах. Однако на практике это часто осуществляется алгоритмическим путем, используя запоминающие устройства.

Мультиплексоры, демультиплексоры

Демультиплексоры (распределители). Устройства, передающие сигнал, поступивший на его вход x, на один из S выходов в зависимости от управляющего сигнала (УС), заданного двоичным кодом.

Структура демультиплексора имеет вид (рис. 25):

Рис.25. Структура демультиплексора

Демультиплексоры по своей логике работы близки к дешифраторам. Если на вход x подать логическую единицу, то показанный на рис. 25 демультиплексор превращается в дешифратор. Поэтому некоторые промышленно выпускаемые дешифраторы могут выполнять функции демультиплексоров.

Мультиплексор. Устройство для коммутации информации, поступающей по нескольким входным каналам, на один выходной канал в зависимости от управляющего сигнала, заданного двоичным кодом.

Рис. 26. Условное обозначение мультиплексора



Если мультиплексор имеет n-разрядный управляющий сигнал, то количество коммутируемых входов - 2ⁿ (рис. 26).

Цифровые компараторы

Компаратором называется устройство сравнения кодов чисел. В общем случае компаратор параллельных кодов двух m-разрядных двоичных чисел представляет собой комбинационную схему с 2m входами и тремя выходами («равно», «больше», «меньше»). При поступлении на входы кодов двух сравниваемых чисел сигнал логической единицы появляется только на одном из выходов. В некоторых случаях компаратор может иметь менее трех выходов.

Одноразрядный компаратор имеет два входа на которые одновременно поступают одноразрядные двоичные числа x₁ и x₂, и три выхода (=, >, <).

Из таблицы истинности логические уравнения компаратора при сравнении x₁ с x₂ получаются в виде

116

25

Реализация такого компаратора в базисе И-НЕ приводит к следующей схеме (рис. 27):

Многоразрядные компараторы обычно выполняют на базе одноразрядных. При этом используется принцип последовательного сравнения разрядов многоразрядных чисел, начиная с их старших разрядов, так как уже на этом этапе, если x_1m x_2m, задача может быть решена однозначно, и сравнение следующих за старшими разрядов не потребуется.

Рис. 27. Одноразрядный компаратор двоичных чисел



5. интегральные ТРИГГЕРЫ

Триггером называется устройство, имеющее два устойчивых состояния и способное под действием управляющих сигналов скачкообразно переходить из одного состояния в другое.

Можно выделить две основные области их применения: формирование импульсов и работу в качестве элементарных автоматов цифровых устройств.

Как формирователи, триггеры позволяют получать стандартные по амплитуде прямоугольные импульсы с малой длительностью фронта и среза, практически не зависящей от скорости изменения управляющего сигнала. В роли цифровых автоматов с двумя внутренними состояниями различные типы триггеров выполняют функции ячеек памяти, каскадов задержки, пересеченных ячеек и т. д.

Триггер, как элементарный конечный автомат, характеризуется следующими свойствами:

число внутренних состояний - два (единица и нуль), что соответствует одной внутренней переменной, обозначаемой для триггеров буквой Q;

число выходных переменных y - одно, значение переменной y совпадает со значением Q;

число входных переменных x зависит от типа триггера.

Наряду с выходом Q, называемым прямым, триггер имеет и инверсный выход . Состояние триггера определяется значением его прямого выхода.

Все известные на сегодняшний день триггеры по функциональному признаку можно разделить на четыре основных типа:

RS-триггеры - триггеры с двумя установочными входами;

D-триггеры - триггеры задержки с одним входом;

Т-триггеры с одним счетным входом;

универсальные триггеры с несколькими входами.

Как и любые цифровые автоматы, триггеры могут быть асинхронными и синхронными.

Различают также триггеры со статическими и динамическими входами. Входы, управляемые потенциальными (уровнями напряжений), называются статическими (включая и сигнал синхронизации).

Причем, если триггер переключается сигналами логической единицы, то его называют триггером с прямым управлением, в противном случае - триггером с инверсным управлением.

Входы же управляемые перепадами потенциалов называют динамическими.

5.1 RS-триггер

Асинхронный RS-триггер

В простейшем исполнении триггер это симметричная структура из двух логических элементов ИЛИ-НЕ либо И-НЕ, охваченных перекрестной положительной обратной связью. Схема триггера на элементах ИЛИ-НЕ и его условное обозначение приведены на рис. 28.

Рис. 28. Асинхронный RS-триггер на элементах ИЛИ-НЕ: а - логическая структура; б - условное обозначение



Этот триггер (бистабильная ячейка) обладает двумя устойчивыми состояниями, которые обеспечиваются за счет связи выхода каждого элемента с одним из входов другого. Свободные входы служат для управления и называются информацион-ными или логическими. Одному из выходов присвоено наименование прямого, его обозначают буквой Q, а другому - наименование инверсного и обозначают .

Вход, по которому триггер устанавливается в единичное состояние (Q = 1, = 0), называют входом S (от английского Set - установка), а в нулевое (Q = 0, = 1) - входом R (reset - возврат).

Работа триггера характеризуется таблицей переходов состояний (табл. 6), из которой следует, что на двух наборах переменных его состояние не определено. Карта Карно для нахождения логической функции переходов RS-триггера приведена на рис. 29.

Таблица 6

Такт tn	Такт tn+1
Rn	Sn	Qn	Qn+1
0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	0 0 0 0 1 1 1 1	0 1 0 - 1 1 0 -

Доопределив ее единицами на запрещенных наборах и применив правила минимизации получим

.



Возможны следующие состояния триггера, в зависимости от комбинации входных сигналов:

Rⁿ, Rⁿ = 0, сигнал на выходе может быть Qⁿ⁺¹ = 1 или Qⁿ⁺¹ = 0, что соответствует нейтральному состоянию (режим хранения информации);

Sⁿ = 1, Rⁿ = 0, Qⁿ⁺¹ = 1 - установка триггера в единичное состояние;

Sⁿ = 0, Rⁿ = 1, Qⁿ⁺¹ = 0 - установка в нулевое состояние;

Sⁿ = 1, Rⁿ = 1 - состояние не определено. Если затем входная комбинация станет Sⁿ = 0, Rⁿ = 0, то триггер с равной вероятностью может установиться или в нулевое, или в единичное состояние, поэтому входная комбинация Sⁿ = 1, Rⁿ = 1 недопустима.

Минимизированная таблица состояний RS-триггера и его временная диаграмма имеют вид (рис. 30):

При синтезе устройств на триггерах возникает задача определения требуемых входных комбинаций для перехода триггера из одного (заданного) состояния Qⁿ в другое (требуемое) Qⁿ⁺¹.

Эту задачу удобно решать с помощью таблицы, называемой матрицей переходов.

Рассмотрим функцию переходов для всех возможных изменений выхода триггера Qⁿ Qⁿ⁺¹:

0 0; 0 1; 1 0; 1 1.

С учетом этого, получим систему уравнений



.

Результаты анализа этих уравнений позволяют составить матрицу переходов RS-триггера (табл. 7), показывающую сочетания входных сигналов, которые обеспечивают требуемое состояние триггера при его переходе из такта n в такт (n + 1). Если RS-триггер выполнить на элементах И-НЕ, то получим схему, приведенную на рис. 31.

Такой вариант триггера называют -триггером или RS-триггером с инверсным управлением.

Синхронный RS-триггер. Известно, что из-за задержек переключения логических элементов могут возникнуть ложные состояния. Устранить это помогает временное стробирование. Временное стробирование обеспечивается синхронизирующими (тактовыми) импульсами, поэтому синхронный RS-триггер кроме информационных входов R и S имеется вход C, на который подается синхронизирующий сигнал (рис. 32).

Такой триггер функционирует как RS-триггер только при условии наличия синхронизирующих импульсов. В противном случае, т.е. при отсутствии синхронизирующих импульсов, состояние его сохраняется неизменным Qⁿ⁺¹ = Qⁿ , какие бы сигналы ни подавались на информационные входы, причем возможна подача сочетания R=S=1 (или R=S=0 для триггера с инверсными входами).

Рис.32. Синхронный RS-триггер с прямыми статическими входами на элементах И-НЕ и его условное обозначение

Специфика синхронных триггеров со статическим управлением по входу синхронизации такова, что в течение времени действия тактового импульса смена сигналов на информационных входах вызывает новые срабатывания. Следовательно, синхронные триггеры со статическим управлением при активном состоянии тактового входа ведут себя подобно асинхронным. Во многих случаях это свойство является недостатком, так как может оказаться причиной сбоев в цифровых устройствах.

От этого свободны триггеры с динамическим и двух ступенчатым управлением. Триггеры с динамическим управлением в зависимости от схемы исполнения реагируют на перепад напряжения от нуля к единице, либо от единицы к нулю. Таким образом, сигналы, поступающие на динамический вход, воспринимаются только в те моменты времени, когда их состояние изменяется определенным образом.

На рис. 33. приведено условное обозначение синхронных RS-триггеров с динамическими входами синхронизации.

Двухступенчатые триггеры содержат первую ступень для промежуточной записи входной информации и вторую - для последующего запоминания и хранения. У двухступенчатых триггеров формирование нового состояния происходит за два такта, поэтому их иногда называют двухтактными.

Функциональные свойства всей триггерной системы определяются первой ступенью, вторая ступень обычно представляет собой синхронный RS-триггер со статическим управлением.

5.2 D-триггер

Функциональная особенность триггеров этого типа состоит в том, что сигнал на выходе Q в такте (n+1) равен значению сигнала на входе D в предыдущем такте n. Другими словами, D-триггер задерживает на один такт информацию, существовавшую на входе D. Триггер принял свое название от первой буквы английского слова delay - задержка. Логическое уравнение D-триггера имеет вид:

.

Асинхронный D-триггер не применяется, так как его выход просто повторяет входной сигнал после окончания переходного процесса, поэтому все реальные D-триггеры тактируемые и функционируют в соответствии с табл. 8. Смена состояний триггера происходит под действием тактового импульса (С=1), т. е. хранение информации в D-триггере обеспечивается цепями синхронизации. Управление по тактовому входу может быть статическим, динамическим, а также двухступенчатым.

Матрица переходов D-триггера приведена в (табл. 9)

Структурная логическая схема простейшего D-триггера со статическими входами и его условное обозначение представлены на рис.34.

а б

Рис.34. Пример D-триггера со статическим управлением уровнем С = 1 - а и его обозначение - б

5.3. T-триггер

Триггер Т -типа, или счетный триггер, имеет один информационный Т-вход. Смена его состояний происходит всякий раз, когда входной сигнал меняет свое значение в определенном направлении. В зависимости от того, какой перепад напряжения используется для управления (от нуля к единице или от единицы к нулю), различают Т-триггеры с прямым или инверсным динамическим управлением (-триггер).

По способу ввода входной информации Т-триггеры могут быть асинхронными и синхронными.

Управление Т-триггера имеет вид

.

Порядок смены состояний Т и -триггеров приведен в табл. 10, а их временная диаграмма работы на рис. 35.

Особенностью Т-триггера явля-ется в два раза меньшая часто-та выходных сигналов по срав-нению с частотой сигналов на входе. Это позволяет использо-вать его в качестве делителя частоты последовательности импульсов на два, а также при создании двоичных счетчиков.

а б

Рис. 35. Таблица состояний Т-триггеров и временные диаграммы их работы: а - Т-триггера; б - -триггера

Счетные триггеры как самостоятельные микроэлектронные изделия не выпускаются промышленно, так как их легко получить из других типов триггеров, например из D-триггеров (рис. 36).

Счетные триггеры со стати-ческим управлением во время действия входного импульса проявляют склонность к генера-ции, и практической реализации не нашли.

5.4 JK-триггер

Функциональная особенность JK-триггеров состоит в том, что при всех входных комбинациях, кроме одной , они действуют подобно RS-триггеру, причем вход J играет роль входа S, а K-вход соответствует R-входу. При входной комбинации в каждом такте выходной сигнал меняет свое значение на противоположное. JK-триггеры не имеют неопределенных состояний. Таблица переходов состояний триггера имеет вид (табл. 11)

Используя карту Карно (рис. 37) найдем минимальную форму уравнения триггера.

.

Для составления матрицы переходов JK-триггера подставим в полученное уравнение все возможные сочетания состояний триггера

000=, при любом K и J =0,

011=, при любом K и J =1.

100=, при любом J и K =1,

111=, при любом J и K =0.

Откуда следует матрица переходов (табл. 12), которую используют при синтезе цифровых устройств на JK-триггерах. В схемном отношении JK-триггер отличается от триггеров RS-типа наличием обратных связей. Логическая структура простейшего JK-триггера показана на рис. 38.

Элементы временной задержки в данной схеме играют роль стабилизаторов состояний триггера, и непосредственно на его функциональные свойства не влияют.

В интегральной схемотехнике применяются только синхронные JK-триггеры в силу жестких требований к длительности входных сигналов для асинхронного варианта.

Рис. 38. Логическая структура JK-триггера

JK-триггеры относятся к универсальным устройствам. Их универсальность имеет двойственный характер. Во-первых, эти триггеры с равным успехом могут быть использованы в счетчиках, регистрах, делителях частоты и других электронных узлах, во-вторых, путем определенного соединения выводов они легко обращаются в триггеры других типов.

Если, например, принять J=D и K=, то уравнение JK-триггера примет вид:

,

что соответствует логическому уравнению D-триггера.

Для получения T-триггера достаточно объединить вход J и K и подавать на них входные импульсы. Это будет вариант синхронного T-триггера. В асинхронном варианте T-триггера на входы J и K подают сигнал логической единицы, а входные импульсы поступают на вход синхронизации (рис.39).

а б в

Рис. 39. Использование JK-триггера в качестве: а - D-триггера; б - асинхронного T-триггера; в - синхронного T-триггера

Рассмотренные JK-триггеры являются одноступенчатыми.

Однако более устойчивыми в работе являются двухступенчатые триггеры, поскольку обе ступени тактируются поочередно, что предупреждает паразитную генерацию в схеме.



6. Цифровые ФУНКЦИОНАЛЬНЫЕ УЗЛЫ ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА

6.1 Интегральные счетчики

Счетчиком называется устройство, предназначенное для подсчета числа входных сигналов и хранения в определенном двоичном коде этого числа.

Счетчики - это цифровые автоматы, внутренние состояния которых определяются только количеством сигналов “1”, пришедших на вход. Сигналы “0” не изменяют их внутренние состояния.

Триггер Т-типа является простейшим счетчиком, который считает до двух. Счетчик, образованный цепочкой из m триггеров, сможет подсчитывать в двоичном коде 2^m входных импульсов. Каждый из триггеров в этой цепочке называют разрядом счетчика.

Основная характеристика счетчика - модуль счета, или емкость счетчика K_сч.. Это количество поступивших входных сигналов, которое возвращает счетчик в исходное состояние.

Количество триггеров, необходимое для реализации счетчика, равно m = log₂ K_сч., где m - ближайшее большее целое число.

Классификация счетчиков

Цифровые счетчики классифицируются следующим образом:

по модулю счета: двоичные, двоично-десятичные или с другим основанием счета, недвоичные с постоянным модулем счета, с переменным модулем счета;

по направлению счета: суммирующие, вычитающие, реверсивные;

по способу организации внутренних связей: с последовательным переносом, с параллельным переносом, с комбинированным переносом, кольцевые.

Классификационные признаки независимы и могут встречаться в различных сочетаниях: например, суммирующие счетчики бывают как с последовательным, так и с параллельным переносом и могут иметь двоичный, десятичный и иной модуль счета.

В суммирующем счетчике каждый входной импульс увеличивает число, записанное в счетчик, на единицу (для счетчиков с естественным порядком счета) и на единицу и более для счетчиков с произвольным порядком счета.

Вычитающий счетчик действует обратным образом: двоичное число, хранящееся в счетчике, с каждым поступающим импульсом уменьшается. Переполнение счетчика наступает при поступлении на его вход количества импульсов большего K_сч..

Реверсивный счетчик может работать в качестве суммирующего и вычитающего. Эти счетчики имеют дополнительные входы для задания направления счета.

Счетчики могут быть как асинхронными, так и синхронными.

Последовательные счетчики

Рассмотрим работу суммирующего двоичного счетчика (K _сч. = 2^m) с естественным порядком счета и с K _сч. = 8. Для его построения необходимо m = log₂ 8 = 3 триггера, что соответствует трем разрядам двоичного числа.

Таблица состояний такого счетчика имеет вид (табл. 13), причем входной сигнал xⁿ обозначим через 1, Q₃ⁿ - старший разряд, Q₁ⁿ - младший разряд.

Таблица 13

xn	Q3n	Q2n	Q1n	Q3n+1	Q2n+1	Q1n+1
1 1 1 1 1 1 1 1	0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	0 0 0 1 1 1 1 0	0 1 1 0 0 1 1 0	1 0 1 0 1 0 1 0

Из анализа таблицы видно:

триггер младшего разряда Q₁ переключается от каждого входного сигнала;

второй разряд Q₂ переключается через два входных сигнала;

третий разряд Q₃ переключается через четыре входных сигнала.

Таким образом, частота переключения каждого следующего триггера уменьшается вдвое. Следовательно, счетчик можно построить как цепочку последовательно включенных счетных триггеров.

Построим такой счетчик на JK-триггерах, работающих в счетном режиме (рис. 40).

А

б

Рис. 40. Последовательный суммирующий счетчик на JK-триггерах - а; временная диаграмма его работы - б

Данный счетчик может работать как вычитающий. Для этого необходимо сигналы на входы последующих разрядов подавать с инверсных выходов триггеров предыдущих разрядов.

Так как полученный счетчик - асинхронный, то каждый его триггер срабатывает с задержкой относительно входного сигнала. Поэтому по мере продвижения сигнала от младшего разряда к старшему эта задержка суммируется и может произойти искажение информации, в виде несоответствие числа уже поступивших в счетчик импульсов и кода на его выходах. В общем случае суммарная задержка пропорциональна числу триггеров, что снижает быстродействие счетчика.

Счетчики с параллельным переносом

Для повышения быстродействия счетчики выполняются синхронными с параллельным переносом (или параллельными).

Их особенность заключается в том, что выходы всех предшествующих разрядов соединяются с входами триггера последующего разряда, поэтому длительность переходного процесса определяется только длительностью переходного процесса одного разряда и не зависит от количества триггеров.

Отсюда следует, что параллельные счетчики - синхронные.

Структура параллельного счетчика не столь очевидна, как структура последовательного счетчика, и для ее выявления необходима определенная процедура синтеза.

В качестве примера синтезируем двоичный параллельный счетчик с K _сч. = 8.

Суммирующий счетчик. Процедура синтеза включает следующие операции:

Определяется необходимое количество разрядов m. В данном случае m = log₂ 8 = 3.

Строится таблица состояний счетчика. Для рассматриваемого примера возьмем таблицу 13.

Составляются карты Карно для функций переходов триггеров каждого разряда. Карта переходов строится по таблице состояний и отображает переход триггера Q_iⁿ > Q_iⁿ⁺¹ в каждом такте в зависимости от состояний остальных триггеров в такте n (рис. 41).

Например, первой строке табл. 13 соответствует левая верхняя клетка карт переходов. Так как при поступлении первой единицы в счетчик Q₁ должен перейти из нулевого состояния в единичное, а Q₂ и Q₃ должны сохранить состояние нуля, в указанную клетку карты переходов для Q₁ следует поставить 01, а в картах для Q₂ и Q₃ поставить 00 и т.д.

Выбирается тип триггера, например, JK-триггер, для построения счетчика. Используя матрицу переходов JK-триггера, для каждого входа триггера составляются карты Карно, в клетках которых проставляются сигналы, необходимые для обеспечения переходов триггеров, указанных в одноименных клетках карт функций переходов (рис. 42).

Например, для переходов 01 JK-триггера согласно его матрице переходов необходимо подать сигнал J = 1, а сигнал на входе K может быть любым (* - звездочка), поэтому в верхнюю левую клетку карты Карно для J₁ проставляют единицу, а для K₁ - звездочку и т.д.

5. Проводится минимизация логических функций входов в картах Карно с целью получения их аналитических представлений, показывающих связи между входами и выходами всех триггеров, составляющих счетчик.

В процессе минимизации производится доопределения функций там, где это целесообразно, единицами в клетках со звездочками.

В результате получены следующие функции входов триггеров счетчика:

Строится электрическая схема счетчика, реализуя функции входов (рис. 43).

Рис. 43. Параллельный суммирующий двоичный счетчик с K _сч. = 8

В качестве триггеров выбраны универсальные JK-триггеры (микросхема К155ТВ1), особенностью которых является наличие логики типа ЗИ на входах J и K и дополнительных R S входов с инверсным асинхронным управлением.

Вычитающий счетчик. Синтез вычитающего счетчика, работающего в соответствии с таблицей переходов обратной таблице 13, включает все рассмотренные выше процедуры и дает следующие функции входов:

J₁ = K₁ =1

J₂ = K₂ =

J₃ = K₃ = .

Таким образом, вычитающий счетчик отличается от суммирующего тем, что сигналы на входы J и K последующих триггеров необходимо подавать с инверсных выходов триггеров предшествующих разрядов. Так как исходное состояние вычитающего счетчика - единицы во всех разрядах, то организуется общая шина установки по -входам.

Реверсивный счетчик. Такой счетчик должен, в зависимости от сигналов управления, обеспечивать или режим суммирования, или режим вычитания входных сигналов.

Из сравнения функций входов, полученных ранее для суммирующего и вычитающего параллельных счетчиков с K _сч. = 8, следует, что сами функции имеют один и тот же вид, только в случае вычитающего счетчика берутся инверсные значения переменных. Следовательно, реверсивный счетчик должен содержать схему управления, обеспечивающую подключение либо прямых, либо инверсных выходов ко входам последующих разрядов, в зависимости от сигналов управления направлением счета T.

Функция входов для реверсивного счетчика будет иметь вид:

K₁ = J₁ = 1,

J₂ = K₂ = TQ₁ ,

J₃ = K₃ = TQ₁ Q₂,

а его схема представлена на рис. 44.

Рис. 44. Реверсивный двоичный параллельный счетчик с K _сч. = 8

Счетчик работает в режиме суммирования при T = 1 и в режиме вычитания при T = 0.

Недвоичные счетчики. Счетчик, имеющий K _сч. 2^m, называется недвоичным. Состояния (2^m - K _сч.) являются избыточными и исключаются внутри счетчика с помощью обратных связей. Задача синтеза таких счетчиков сводится к определению вида необходимых обратных связей и минимизации их числа.

Рассмотрим пример синтеза суммирующего счетчика с K _сч. = 3.

1. Определяем необходимое количество триггеров:

.

Округляем m до двух.

2. Находим число избыточных состояний:

2² - 3 = 1

3. Из числа возможных состояний счетчика исключим, например, состояние

Q₁ = Q₂ = 1

4. Строим таблицу переходов счетчика:

5. Составляем карты переходов триггеров счетчика, проставляя в клетках, соответствующим исключенным наборам, прочерк:

6. Выбираем тип триггеров (D-триггер). Используя матрицу переходов D-триггера и построенные карты переходов триггеров счетчика, строим карты функций входов триггеров:



Находим функции входов триггеров счетчика:

7. Строим схему счетчика (рис. 45):

Рис. 45. Параллельный недвоичный счетчик с K _сч. = 3 на D-триггерах

Как видно из схемы, исключение из состояний счетчика двоичного числа 11 достигается подачей сигналов с инверсных выходов первого и второго разрядов на вход первого разряда.

При использовании в счетчике триггеров JK-типа функции входов имеют вид:

J₁ =, J₂ = Q₁ , K₁ = K₂ = 1,

а его схема приведена на рис. 46:



Рис. 46. Параллельный недвоичный счетчик с K _сч. = 3 на JK-триггерах

Двоично-десятичные счетчики. Двоично-десятичные счетчики имеют K _сч. = 10. Их синтезируют на основе четырехразрядного счетчика, исключая N = 2^m - K _сч. = 2⁴ - 10 = 6 избыточных состояний. Так как исключить можно любые 6 из 16 состояний, то общее число возможных схем построения таких счетчиков достигает приблизительно 76 10⁶ .

В разных вариантах схем одному и тому же десятичному числу могут соответствовать различные кодовые комбинации, т. е. различные варианты счетчиков работают в различных двоично-десятичных кодах.

Особую форму составляют двоично-десятичные счетчики, работающие в самодополняющихся кодах, особенностью которых является соответствие обратных двоичных чисел обратным десятичным числам. Целесообразность такого соответствия очевидна, так как в ЭВМ операции вычитания заменяются операцией сложения кода уменьшаемого с обратным кодом вычитаемого. Примером такого самодополняющегося кода может быть следующий код:

Последовательность синтеза двоично-десятичных счетчиков не отличается от синтеза недвоичных счетчиков.



6.2 Цифровые регистры

Цифровыми регистрами называют устройства, предназначенные для хранения и преобразования многоразрядных двоичных чисел. Запоминающими элементами регистра являются триггеры, число которых равно разрядности хранимых чисел. Кроме триггеров регистры содержат также комбинационные схемы, предназначенные для ввода и вывода хранимых чисел, преобразования их кодов, сдвига кодов на то или иное число разрядов. Информация в регистрах хранится, как правило, в течение некоторого количества тактов

Различают параллельные регистры (регистры памяти), последовательные регистры (регистры сдвига), параллельно-последовательные регистры (например, ввод в параллельном коде, вывод - в последовательном и наоборот).

В регистрах памяти число вводится (выводится) за один такт, а в регистрах сдвига - за n тактов, где n - разрядность чисел.

По способу ввода-вывода регистры подразделяются на однофазные и парафазные. В однофазных ввод (и вывод) производится только в прямом или только в обратном коде, в парафазных возможен ввод и вывод как в прямом, так и в обратном кодах.

В параллельных регистрах можно производить поразрядные логические операции с хранимым числом и вновь вводимым. Вид логических операций зависит от типа триггеров, составляющих регистр, и комбинации сигналов управления.

Регистры сдвига применяются для преобразования последовательного кода в параллельный (и обратно), для умножения и деления многоразрядных чисел и т. д.

Параллельные регистры

Структурная схема регистра этого типа представлена на рис. 47.

Рис. 47. Структура параллельного регистра

Изменение хранящейся информации (ввод новой информации) происходит после соответствующего изменения сигналов на входах A при поступлении определенного уровня (С = 0 или С = 1) или фронта синхросигналов. В качестве разрядов регистра памяти используются синхронизируемые D-триггеры, если информация поступает в виде однофазных сигналов, или RS-триггеры, если информация поступает в виде парафазных сигналов (рис. 48)

а б

Рис. 48. Регистры памяти: а - однофазный; б - парафазный

Предварительная очистка регистра производится с помощью асинхронных входов R_а установки триггеров в нулевое состояние.

Последовательные регистры

В регистре с последовательным вводом производится последовательный сдвиг поступающей на вход информации на один разряд вправо в каждом такте синхросигналов (рис. 49)

Рис. 49. Структурная схема сдвигового регистра

После поступления m синхроимпульсов весь регистр оказывается заполненным разрядами числа А, и первый разряд числа (A₀) появляется на выходе Q₀ регистра. В течение последующих m синхроимпульсов производится последовательный поразрядный вывод из регистра записанного числа, после чего регистр оказывается полностью очищенным.

При синтезе последовательного регистра достаточно рассмотреть процесс передачи информации между (P_m - i)-м триггером и либо (P_m - i + 1)-м (при сдвиге вправо), либо (P_m - i - 1)-м триггером (при сдвиге влево).

Синтез достаточно просто осуществляется с применением методики, рассмотренной при синтезе параллельных счетчиков.

Сдвиговые регистры обычно реализуются на синхронных D-триггерах (рис. 50).

Рис. 50. Сдвиговый регистр на D-триггерах со сдвигом вправо

Ввод информации в таком регистре осуществляется только в прямом коде, подаваемом на вход D, и связь между регистрами будет только с прямых выходов предыдущих триггеров на D-входы последующих. Выход может быть как однофазным (с Q₀), так и парафазным (с Q₀ и ).

При построении последовательных регистров со сдвигом влево необходимо произвести переключение входов триггеров таким образом, чтобы состояние (P_m - i)-го триггера изменялось в соответствии с состоянием (P_m - i - 1)-го триггера.

Для построения реверсивного сдвигового регистра необходимо между его триггерами включать устройства управления направлением сдвига. Эти устройства в зависимости от единичного сигнала, поступившего либо по шине T_{с. прав.} , либо по шине T_{с. лев.} , должны подключать входы каждого триггера регистра к выходам предыдущего или к выходам последующего триггеров (рис. 51).

Рис. 51. Реверсивный сдвиговый регистр

При построении сдвиговых регистров обязательным является применение триггеров, синхронизируемых фронтом. В противном случае за время действия одного синхросигнала информация в регистре продвигается более чем на один разряд, т. е. нормальное функционирование регистра - сдвиг на один разряд за один такт - нарушается.

Функциональные возможности сдвигового регистра можно расширить, если его дополнить входами параллельной загрузки и выходами всех разрядов регистра для параллельной выдачи информации.

6.3 Генераторы числовых последовательностей

Последовательностные устройства этого типа называют также распределителями сигналов, так как последовательность двоичных чисел на их выходах используется для управления работой других цифровых узлов. Число состояний генератора называется длиной последовательности чисел L_n, которая равна количеству тактов, после которого последовательность чисел на выходе генератора повторяется.

По своей структуре генераторы чисел близки либо к счетчикам, либо к регистрам.

Генераторы на основе счетчиков. Любой счетчик можно считать генератором последовательности чисел, имеющей L_n = K_сч. Как правило, требуемое число разрядов генератора равно числу двоичных разрядов m в генерируемых числах. Если m > log₂ L_n, то для уменьшения числа используемых триггеров структура генераторов изменяется. В этом случае генератор целесообразнее строить в виде счетчика с модулем счета K_с = L_n и подключенной к его выходам комбинационной схемой (КС), синтезирующей требуемые значения двоичных чисел последовательности.

В качестве примера рассмотрим генератор чисел 3 - 2 - 12 - 4. Так как L_n = 4, то за основу генератора можно взять двухразрядный счетчик с K_сч. = 4, который генерирует числа 0 - 1 - 2 - 3. Подключив к выходам счетчика КС, выполняющую преобразование кодов в соответствии с табл. 14, получим структуру генератора, образующего заданную последовательность чисел (рис. 52).

Рис. 52. Генератор числовой последовательности на основе счетчика с выходной комбинационной схемой

Временная диаграмма работы такого генератора приведена на рис. 53

Рис. 53. Временная диаграмма работы генератора

Проектирование такого генератора по обычной методике проектирования недвоичных счетчиков потребовало бы в два раза больше счетчиков и дополнительной логики.

Генераторы на основе сдвиговых регистров. В генераторах такого типа каждое последующее число последовательности образуется путем сдвига предыдущего числа на один разряд вправо и введением в освободившийся первый разряд нуля или единицы. Такие последовательности называются циклическими.

Основой генератора является сдвиговый регистр с входной комбинационной схемой, вырабатывающий управляющий сигнал z₀ для установки первого разряда. Если имеется m-разрядный сдвиговый регистр, то с его помощью можно получить последовательности длиной L_n 2^m.

Построив граф состояний (рис. 54), например, трехразрядного регистра со сдвигом вправо, показывающий все возможные переходы при вводе в первый разряд нуля или единицы, можно увидеть, что число реализуемых последовательностей чисел будет весьма значительно.