Устройство оперативной памяти статического типа емкостью 12 Кб для микропроцессора Intel 8080

Размещено на http://www.allbest.ru

Оглавление

Введение

Разработка структурно-функциональной схемы

Выбор элементов схемы

Описание работы принципиальной схемы

Расчет задержек создаваемых микросхемами и тока потребления

Временные диаграммы работы

Принципиальная схема разработанного модуля

Введение

Одним из ведущих направлений развития современной микроэлектронной элементной базы являются большие интегральные микросхемы памяти, которые служат основой для построения запоминающих устройств в аппаратуре различного назначения. Компактная микроэлектронная “память” широко применяется в современной электронной аппаратуре самого различного направления. Память определяют как функциональную часть ЭВМ, предназначенную для записи, хранения и выдачи команд и обрабатываемых данных.

Комплекс технических средств, реализующих функцию памяти, называют запоминающим устройством (ЗУ). Основная память, как правило, состоит из ЗУ двух видов - оперативного (ОЗУ) и постоянного (ПЗУ). Оперативное ЗУ предназначено для хранения переменной информации, оно допускает изменение своего содержимого в ходе выполнения процессором вычислительных операций с данными. Это значит, что процессор может выбрать (режим считывания) из ОЗУ код команды и данные и после обработки поместить в ОЗУ (режим записи) полученный результат. Причём возможно размещение в ОЗУ новых данных на местах прежних, которые в этом случае перестают существовать. Таким образом, ОЗУ может работать в режимах записи, считывания и хранения информации. Функциональные возможности ОЗУ шире, чем ПЗУ: ОЗУ может работать в качестве ПЗУ, то есть в режиме многократного считывания однократно записанной информации. ОЗУ является энергозависимым, то есть не может сохранять информацию при сбоях и отключения питания. Темой данного курсового проекта является разработка устройства оперативной памяти статического типа емкостью 12 Кб для микропроцессора Intel 8080. Необходимо выполнить разработку данного блока с возможностью расположения (с помощью соответствующих переключателей) в адресном пространстве с шагом в 16 кб.

Разработка структурно-функциональной схемы

Необходимо обеспечить взаимодействие процессора со специализированной микросхемой (микросхемами) ОЗУ в рамках адресного пространства меньше 12Кбайт. Для реализации требуется обеспечить согласование сигналов трех основных шин ША, ШУ, ШД.

Для контроля перехода за диапазон 12Кбайт требуется разработать дополнительный селектор и дешифратор адреса.

микропроцессор микросхема память

Рис. 1 Структурно-функциональная схема ОЗУ.

* ША - шина адреса

* ШД - шина данных

* ШУ - шина управления

* СА - селектор адреса

* ОЗУ - микросхемы ОЗУ

* БШД - буфер шины данных

На данной схеме поступающий адрес проходит через селектор и позволяет выбрать одну из микросхем ОЗУ одновременно, с этим управляющие сигналы указывающие, что выбрано устройство позволяют заблокировать обращение к ОЗУ даже при совпадении адресов. Еще один сигнал управления RW задает направление куда выдается информация в блок ОЗУ или на шину.

Выбор элементной базы

Для проектирования блока ОЗУ были рассмотрены особенности функционирования процессора 8080. Было выяснено что его максимальная частота функционирования составляет 2.5МГц и разрядность шины данных - 8 бит, шины адреса - 16 бит. Анализируя временные диаграммы рассчитываем, что каждый следующий такт выполняется через 0.4 мкс, учитывая что каждый такт состоит из двух полутактов то для работы в синхронном режиме требует памяти с задержкой не более 0.2мс. Исходя из всего перечисленного для работы процессора без тактов ожидания решено использовать статическую память имеющую минимальные задержки.

С шины управления для правильного функционирования ОЗУ необходимо контролировать следующие сигналы:

WR - запись на этом выходе МП БИС сигнал указывает, что данные выданы МП БИС и установлены на МД (магистраль данных) и могут быть записаны в ОЗУ. Этот сигнал необходим для выбора направления передачи данных.

IOR - чтение внешнего порта , используемый для выбора вместо ОЗУ адресного пространства портов.

IOW - запись внешнего порта , используемый для выбора вместо ОЗУ адресного пространства портов.

Два последних сигнала в активном 1ом состоянии сигнализируют о том что блок ОЗУ должен быть отключен от шины данных, а буфер переведен в Z состояние.

Для выполнения выбора конкретной микросхемы также следует учесть что можно выбрать ОЗУ только из ряда 4кб,8кб,16кб, 32кб и т.д. в связи с этим есть два варианта реализации: взять ОЗУ 16кб х 8 или две микросхемы на 8 +4 кб. Первый вариант по моему мнению предпочтительнее однако часть ОЗУ останется неиспользованной поэтому было решено реализовывать второй вариант. Для выбора микросхемы был проведен поиск в интернете и доступной мне литературе. В учебнике Г.И. Пухальский «Проектирование микропроцессорных систем» были рассмотрены как российские аналоги серия 537РУхх так и импортные варианты ОЗУ , при этом была найдена подходящая по параметрам микросхема. Учитывая что задержки для большинства микросхем 537 серии близки к 0.2 мкс что обеспечивает требуемые параметры задержек первая микросхема была взята 537РУ16 обеспечивающая 8Кбайт на 8бит, задержка при выборке 140/160нс.

Рис.2. Структурная сема микросхемы ОЗУ 537РУ16.

На схеме видна внутренняя структурная схема и организация данной микросхемы. Использование тригерных ячеек памяти значительно повышает скорость работы такого ОЗУ по сравнению с динамическим которое реализуется на конденсаторах.

Далее был произведен поиск микросхемы 4кбайта на 8бит, была найдена микросхема статического ОЗУ CY7С138. Данная микросхема статического ОЗУ имеет двухпортовую организацию и имеет расширенные возможности, а также высокую скорость выборки данных не более 120нс. Обе микросхемы построены на CMOS технологии но совместимы с логикой ТТЛ питание микросхем осуществляется от 5В.

Проанализировав требуемые для реализации функции были выбраны следующие микросхемы логики:

К555ЛП5,чип имеет четыре стандартных элемента исключающее ИЛИ.

Стандартные серии ТТЛ: 533, 555.

Время задержки 10 нс,

мощность потребления 55 мВт

Корпус: 201.14-1 (DIP14)

Импортный аналог: SN74LS86

Рис 3. Разводка микросхемы К555ЛП5

К555ЛЕ микросхема серии ТТЛ:

Выпускаются в 533, 555серии.

Время задержки 15 нс,

мощность потребления 32мвт

3 логических элемента 3ИЛИ-НЕ

Корпус: 201.14-1 (DIP14)

Импортный аналог: SN74LS27

К555ЛА3 микросхема серии ТТЛ:

Выпускаются в 155, 533, 555серий.

Время задержки 20 нс,

мощность потребления 22мвт

4 логических элемента 2И-НЕ

Корпус: 201.14-1 (DIP14)

Импортный аналог: SN74LS27

К155ЛЕ5 микросхема серии ТТЛ:

Выпускаются в 155 сери.

Время задержки 19 нс,

мощность потребления 32мвт

4 логических элемента 2И-НЕ

Корпус: 201.14-1 (DIP14)

К555АП6 микросхема серии ТТЛ:

Выпускаются в 555серии.

Время задержки 40 нс,

Ток нагрузки 36мА

мощность потребления 400мвт

8ми разрядный двунаправленный буфер

Корпус: 201.20-1 (DIP20)

Все микросхемы питаются от напряжения 5В и имеют совместимые ТТЛ уровни и совместимы по нагрузке.

Описание работы принципиальной схемы

Для выполнения детектирования - селекции адреса был рассмотрен логический алгоритм анализа адреса и выполнено проектирование селектора адреса. Младшие разряды нужны для выборки адреса внутри самой микросхемы ОЗУ, таким образом контролируются только три старших разряда.

Дополнительно перед селектором адреса была установлена схема сравнения, на вход которой поданы старшие разряды адреса A13, A14,A15. Используя переключатели можно устанавливать требуемый диапазон адресов с шагом 8кб. В качестве такой микросхемы сравнения использованы три элемента микросхемы К555ЛП5. DD1

Поступивший на входы адрес по старшим линиям A13,A14,A15 сравнивается с заданными переключателями значениями и при совпадении их на выходе формируется 0 сигнал для следующей части схемы дешифратора адреса. Использование трех старших разрядов шины адреса позволяет задать произвольное место проектируемого блока в адресном пространстве ОЗУ с шагом 8кб. Для этого переключателями SA1-SA3 на входе микросхемы DD1, выставляя 1ый или 0ой сигналы, задаем требуемый начальный адрес. На схеме все переключатели в 0м состоянии и при приходе по данным линиям всех 0 дешифратор адреса активирует первое ОЗУ DD5.

Далее необходимо через дешифратор адреса сформировать сигнал управления для каждой из двух микросхем ОЗУ.

Для выбора конкретной микросхемы дешифратор адреса выполняющий функцию (A13=0)И(A14=0)И(A15=0) должен сформировать на выходе сигнал = 0 управляющий выбором первой микросхемы ОЗУ 8кбх8. Так как на входе микросхемы сигналы OE и CE инверсные, то через формулу преобразования логическое И заменяем на логическое ИЛИ с инверсией выбирая микросхему 3ИЛИ-НЕ - К555ЛЕ4 - DD2/1.

Однако по формуле получаем на выходе данной микросхемы 1 сигнал управления, а учитывая что сигналы управления ОЗУ срабатывают по нулевому состоянию производим инверсию сигнала управления и проверку по логическому И с сигналом IO который выбирает или адресное пространство памяти при IO=1, или адресное пространство портов при IO=0. Сравнение и инверсия выполняются через один логический элемент И-НE К555ЛА3 - DD3/2.

Таким образом на внутренней шине получаем 0ой управляющий сигнал (№4 на внутренней шине устройства) управляющий выбором первой микросхемы ОЗУ.

Для выбора второй микросхемы используется аналогичный селектор адреса, но имеющий инверсный сигнал A13=1 (инверсия выполняется свободным элементом И-НЕ - DD3/1 объединяя его входы. Этот инвертированный сигнал поступает на входы DD2/3, откуда на выходе получаем управляющий сигнал селекции =1.(линия №2 на внутренней шине)

Далее этот сигнал поступает на элемент 2 И-НЕ DD3/3 и если выбрано обращение к ОЗУ IO=1 то на выходе получаем управляющий сигнал =0 (линия №5 на внутренней шине) Этот сигнал подается на управляющие входы второй микросхемы ОЗУ переводя ее в активное состояние.

Для обеспечения буферизации нагрузки дополнительно решено использовать микросхему двунаправленного буфера К555АП16 данная микросхема значительно, до 36мА повышает нагрузочную способность блока ОЗУ позволяя подключать его, например к внешним устройствам на шине. Для выбора данной микросхемы буфера по формуле логического преобразования ИЛИ преобразованной в И-НЕ используем оставшийся элемент DD3/4 на выходе которого формируется 1 сигнал в случае выбора одной из микросхем ОЗУ через селектор адреса. Далее для управления инверсным сигналом OE полученная 1 инвертируется через оставшийся свободным элемент DD2/2 откуда получаем сигнал управления =0 (линия №8 на внутренней шине).Таким образом микросхема DD7 по сигналу OE переходит из Z состояния в активное и выводит данные на общую шину данных процессора или принимает с нее в зависимости от управляющего сигнала WR задающего направление передачи буфера.

В случае выбора устройства и активности одного из сигналов IOW или IOR поступающих на DD4 элемент ИЛИ-НЕ К155ЛЕ5 на его выходе формируется 0ой сигнал управления (линия IO) блокирующий селекцию Как микросхем ОЗУ так и выходного буфера данных.

Расчет задержек, создаваемых микросхемами и тока потребления

Для оценки скорости работы разработанной схемы необходимо выполнить оценку общей суммарной задержки схемы , также требуется определить достаточное ли быстродействие для данного компьютера.

На входе в первую очередь информация поступает на DD1 К555ЛП5 выполняющий первичную селекцию и преобразование адреса согласно установленным значениям переключателей задержка данной микросхемы 23нс. Далее адресные сигналы поступают на DD2 К555ЛЕ4 - 15нс. Суммарная задержка микросхем составляет 38нс. Праллельно с ними отрабатывает микросхема контроля линий обращения IOW и IOR - DD4/1 К155ЛЕ5 обеспечивает задержку в 19нс что меньше чем задержка создаваемая DD1 и DD2

Далее сигналы с DD2 и DD4 поступают на DD3 которая добавляет к суммарной задержке еще 20нс, откуда на формирователе сигнала выбора для первого ОЗУ задержка составит 58нс. Так как для селекции второго ОЗУ используется инвертор на DD3/1 то суммарная задержка составит 78нс.

Для выбора общего буфера по сигналу OE сигналы управления проходят через DD4/4 и DD2/2 при прохождении через которые суммарная задержка увеличиться на 35нс и составит соответственно: 93нс и 113нс. Сам буфер создает задержку 40нс, микросхемы ОЗУ создают задержку DD5-160 нс DD6 -120нс. Откуда суммарная задержка схемы для первой и второй микросхем составит: 293нс и 273нс.

Учитывая то что формирование данных задержек начинается на первых тактах обращения адрес выставляется в Т1 IOW,IOR в T2 поэтому к такту считывания который наступает через 0.8мкс или 800мк все процессы завершаться. Таким образом можно сказать что разработанный блок ОЗУ по временным задержкам полностью удовлетворяет требованиям процессора для работы без тактов ожидания.

Рассчитаем потребляемую мощность разрабатываемого блока как сумму потреблений всех микросхем

PDD1+PDD2+PDD3+PDD4+PDD5+PDD6+PDD7=55+32+22+285+300+400+400=1494мВт или в перерасчете на ток потребления составит 0.2899А.

Временные диаграммы работы

Представленное в алгоритме описание по заданию к курсовой работе реализовано в виде временной диаграммы. Переходы сигналов между микросхемами для наглядности представлены штрихпунктирными стрелками.

Принципиальная схема разработанного модуля

Размещено на www.allbest.