Моделирование элементов и узлов компьютерной техники

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Министерство образования и науки Российской Федерации

ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ

«ОРЕНБУРГСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ»

Факультет математики и информационных технологий

Кафедра программного обеспечения вычислительной техники и автоматизированных систем

КОНТРОЛЬНАЯ РАБОТА

по дисциплине «Схемотехника технических средств информационных систем»

Оренбург 2016

Содержание

• 1. Исследование логических элементов ТТЛ, ЭСЛ, МОП
• 2. Исследование сумматоров
• 3. Исследование компараторов
• 4. Моделирование преобразователей кодов
• 1. Исследование логических элементов ТТЛ, ЭСЛ, МОП
• Транзистор - это компонент из полупроводникового материала, который позволяет управлять достаточно большим электрическим током в цепи за счет изменения тока более малой величины на управляющем электроде.
• Существуют биполярные и полевые транзисторы. Различаются они тем, что в биполярном транзисторе перенос зарядов осуществляется как основными, так и неосновными носителями зарядов - дырками и электронами. В полевых транзисторах перенос зарядов осуществляется только одним типом носителей.
• Синтез и исследование элементов на транзисторно-транзисторной логике (ТТЛ). Схемы ТТЛ базируются на биполярных транзисторах npn-структуры. Биполярные транзисторы имеют такое название от того, что перенос зарядов в них осуществляется двумя типами носителей - электронами и дырками. Базовым элементом данной технологии является схема И-НЕ. Логическое умножение осуществляется за счет свойств многоэмиттерного транзистора.
• Элемент ИЛИ-НЕ.
• Реализация логического элемента ИЛИ-НЕ на биполярных транзисторах представлена на рисунке 1.1.
• Логическую функцию ИЛИ-НЕ можно выразить функции И и НЕ с помощью правил де Моргана: отрицание дизъюнкции есть конъюнкция отрицаний. На схема имеется два инвертора VT1 и VT2 на которые подаются с помощью ключей [1] и [2] напряжения противоположных полярностей. При подаче логического нуля на оба входа («земля») происходит разряжение в p-области транзистора, он становится закрытым, при этом ток начинает течь через транзисторы VT3, VT4, которые выполняют функцию И, уровень напряжения достаточен для обеспечения логической единицы. Если хотя бы на один вход будет подана логическая единица («плюс»), то произойдёт падение напряжение на одном из выходов инверторов, напряжения на выходе И не будет достаточно для обеспечения логической единицы.
• Рисунок 1.1 - Логический элемент ИЛИ-НЕ на биполярных транзисторах
• Рисунок 1.2 - на входы элемента ИЛИ-НЕ поданы логические нули
• На рисунке 1.2 представлен вариант работы транзисторной схемы, когда на входы поданы логические нули, в результате на выходе будет значение логической единицы.
• Элемент ИЛИ-НЕ рождает следующую таблицу истинности (см. таб. 1.1):
• Таблица 1.1 - Таблица истинности элемента ИЛИ-НЕ

x	y	f
0	0	1
0	1	0
1	0	0
1	1	0

• Элемент НЕ.
• Элемент НЕ на ТТЛ представлен на рисунке 1.3.
• Рисунок 1.3 - Логический инвертор (логическая функция НЕ)
• При установке переключателя [1] на сторону «плюса», течёт малый эмиттерный ток, этот ток позволяет открыть транзистор, происходит падение напряжения и индикатор не загорается, что соответствует логическому нулю. При установке ключа на сторону «земли», происходит расширение закупоривающего слоя, сопротивление транзистора становится много больше сопротивления резистора, транзистор закрыт, падения напряжения не происходит, что соответствует логической единице.
• Таблица истинности элемента НЕ (см. таб. 1.2).
• Таблица 1.2 - Таблица истинности элемента НЕ

x	f
0	1
1	0

• Элемент И-НЕ.
• Схема элемента И-НЕ представлена на рисунке 1.4.
• Рисунок 1.4 - Элемент И-НЕ на ТТЛ
• Таблица истинности элемента И-НЕ (см. таб. 1.3).
• Таблица 1.3 - Таблица истинности элемента И-НЕ

x	y	f
0	0	1
0	1	1
1	0	1
1	1	0

• При подаче логических единиц путём замыкания ключей [1] и [2] через транзисторы около этих ключей протекает достаточный ток и на входе в инвертирующий транзистор поступает достаточное напряжение для его открытия, ток свободно течёт, сопротивление инвертирующего транзистора невелико, напряжение падает на резисторе при инверторе, на выходе логический нуль.
• При подаче на ключи [1] или [2] единицы или нуля, или обоих нулей, выходного напряжения в инвертор не достаточно для его открытия, его сопротивление велико и на его коллекторе образуется высокий уровень напряжения, на выходе логический нуль.
• Элемент И-НЕ со сложным инвертором.
• Схема элемента И-НЕ со сложным инвертором представлена на рисунке 1.5.
• Рисунок 1.5 - Элемент И-НЕ со сложным инвертором
• Таблица истинности для данного элемента соответствует таблице 1.3.
• Данный элемент состоит из трёх каскадов: входной (R1, VT1,VT2 - модель многоэмиттерного транзистора), фазоинверсный (VT3, R2, R4) и выходной усилитель (VT4, VT5, VD3, R3).
• При подаче на входы x₁ и x₂ логических единиц возникает коллекторный ток на транзисторах VT1,VT2 и втекает в базу транзистора VT3, открывая его. Часть тока эмиттера VT3 поступает в транзистор VT5, он открывается, на выходе y устанавливается низкий уровень напряжения, при этом VT4 закрыт (недостаточно напряжения через переход база-эмиттер VT4 и VD1). При подаче хотя бы одного логического нуля, коллекторный ток транзисторов VT1, VT2 прекращается, VT3 и VT5 закрываются, VT4 открывается. Так как VT5 закрыт на выходе образовывается высокий уровень напряжения.
• Синтез и исследование элементов на МДП-транзисторах.
• Развитие компьютерной схемотехники на основе МОП-транзисторов началось с появлением в 1962 г. полевого транзистора с индуцированным каналом. Схемы на МОП-транзисторах характеризуются относительной простотой изготовления, компактностью, малой потребляемой мощностью, высокой помехоустойчивостью к изменению напряжения питания. МОП-транзисторы имеют структуру: металл-диэлектрик-полупроводник и в общем случае называются МДП-транзисторами. Поскольку диэлектрик реализуется на основе оксида SiO₂, то применяют название МОП-транзисторы (униполярные, канальные). Металлический электрод, на который поступает управляющее напряжение, называется затвором (З) а два других электрода -- истоком (И) и стоком (С). От истока к стоку протекает рабочий ток. Для р-канала полярность стока отрицательная, а для п-канала -- положительная. Основная пластина полупроводника называется подкладкой (П). Канал -- это приповерхностный проводящий слой между истоком и стоком, в котором величина тока определяется с помощью электрического поля.
• Процессы инжекции и диффузии в канале отсутствуют. Рабочий ток в канале обусловлен дрейфом в электрическом поле электронов в n-каналах и дырок в р-каналах.
• При нулевом значении управляющего напряжения канал отсутствует и ток не протекает. Канал, который образуется под действием внешнего управляющего напряжения, называется индуцированным. Напряжение, при котором образуется канал, называется пороговым. Канал с начальной дополнительной концентрацией зарядов называется встроенным. Быстродействие n-МОП транзисторов в 5-8 раз выше быстродействия р-МОП транзисторов, поскольку подвижность электронов существенно больше дырок. В МОП-схемах полностью исключены резисторы, их роль выполняют МОП-транзисторы.
• Элемент ИЛИ-НЕ,.
• Схема элемента ИЛИ-НЕ изображена на рисунке 1.6.
• Рисунок 1.6 - Элемент ИЛИ-НЕ на МОП-транзисторах
• Транзистор VT1 выполняет роль резистора так как МОП-транзисторы обладают высоким сопротивлением, для того, чтобы он пропускал ток, исток подключен к положительному полюсу источника. При одновременной подаче на транзисторы VT2 и VT3 логических нулей, происходит их закрытие, они создают нагрузку после транзистора VT1, уровень этого напряжения соответствует логической единице. Таблица истинности данного элемента соответствует таблице 1.1. Если на вход будет подана хотя бы одна или обе логических единиц, один из транзисторов VT2 и VT3 (или оба) откроются, произойдет спад напряжения, на выходе буде логический ноль.
• Элемент И-НЕ.
• Элемент И-НЕ представлен на рисунке 1.7.
• Рисунок 1.7 - Элемент И-НЕ на МОП-транзисторах
• Элемент ИЛИ.
• Элемент И.
• Синтез и исследование элементов на КМДП структурах.
• Элемент ИЛИ-НЕ.
• Элемент И-НЕ.
• Синтез и исследование элементов на основе эмиттерно-связанной логики (ЭСЛ).
• Схемотехника элементов ЭСЛ основана на использовании дифференциального усилителя в режиме переключения тока. Элементы ЭСЛ появились в 1967 г. и в настоящее время являются самыми быстродействующими среди полупроводниковых элементов на основе кремния. Задержки распространения сигналов в элементах ЭСЛ уменьшились до субнаносекундного диапазона (приблизительно 1 нс).
• Сверхбыстродействие элементов ЭСЛ достигается за счет использования ненасыщенного режима работы транзисторов, выходных эмиттерных повторителей, малых амплитуд логических сигналов (около 0,8 В). В логических элементах ЭСЛ имеется парафазный выход, что позволяет одновременно получать прямое и инверсное значение реализуемой функции. Это дает заметное снижение общего количества микросхем в аппаратуре.
• Особенностями схемотехники ЭСЛ и ее характеристик являются:
• - возможность объединения выходов нескольких элементов для образования новых функций;
• - возможность работы на низкоомную нагрузку благодаря наличию эмиттерных повторителей;
• - небольшое значение работы переключения и независимость потребляемой мощности от частоты переключения;
• - высокая стабильность динамических параметров при изменении температуры и напряжения питания;
• - использование отрицательного источника питания и заземления коллекторных цепей, что уменьшает зависимость выходных сигналов от помех в шинах питания.
• К недостаткам элементов ЭСЛ относят сложность схем, значительное потребление мощности и трудности согласования с микросхемами ТТЛ и ТТЛШ.
• Элемент И.
• Элемент ИЛИ.
• Элемент И-НЕ.
• Элемент ИЛИ-НЕ.
• Синтез и исследование элемента НЕ на МДП-транзисторах () в положительной и отрицательной логике.
• 2. Исследование сумматоров
• В литературе можно встретить различные формы обозначения логических элементов. Отечественные основные логические элементы соответствуют стандарту ГОСТ и международному стандарту IEC, в EWB используются графические обозначения американского стандарта ANSI. В таблице 2.1 сопоставлены отечественные и американские обозначения логических элементов.
• Таблица 2.1

Название функции	Отечественное обозначение (ГОСТ, IEC)	Американское обозначение (ANSI)	Аналитическое выражение
НЕ
И
ИЛИ
И-НЕ
ИЛИ-НЕ
ИСКЛЮЧАЮЩЕЕ-ИЛИ

• Синтез сумматора, имеющего информационные входы операндов a, b и один выход - сумма, без использования элемента XOR (сложение по модулю 2). Данный сумматор является одноразрядным. Для его построения будут использованы базовые логические элементы - И, ИЛИ, НЕ.
• Сначала необходимо построить таблицу истинности для выполнения дальнейших шагов синтеза схемы (см. таб. 2.2).
• Таблица 2.2 - таблица истинности одноразрядного сумматора

Входы	Выходы
a	b	S
0	0	0
0	1	1
1	0	1

• Вход a - первый операнд, вход b - второй операнд, выход S - сумма этих операндов. Таблица содержит всю необходимую информацию для составления аналитического выражения в СДНФ. Необходимо составить дизъюнкцию конъюнкций из значений входов a, b, где выход S равен единице. Чтобы равенство сохранялось, нулевые значения входных переменных необходимо инвертировать. В результате, аналитическое выражение для выхода S примет следующий вид:
• . (2.1)
• На основе аналитического выражения можно построить логическую схему, для этого потребуются элементы НЕ, И, ИЛИ, источник напряжения, ключи для подачи высокого или низкого уровня напряжения, индикатор для просмотра результата.
• Необходимо в каждый элемент И с двумя входами подать сигналы с шин a, b. Согласно аналитическому выражению, перед тем, как подключать к первому элементу И сигнал с шины a, его необходимо инвертировать используя логический элемент НЕ. Аналогично, необходимо инвертировать сигнал с шины b для второго элемента И. Сигнал с шины b на первый элемент И и сигнал с шины a на второй элемент И подать напрямую.
• Выходные сигналы с элементов И необходимо подать в элемент ИЛИ с двумя входами, который выдаст результирующий сигнал, который поможет визуализировать индикатор с подписью S (см. рис. 2.1).

• Рисунок 2.1 - логическая схема одноразрядного сумматора
• Чтобы проверить работу созданной схемы необходимо подавать от источника напряжения различные его уровни путем замыкания или размыкания ключей A и B (в данном случае, отсутствие подключения на клемме, соответствующей отрицательному полюсу, аналогично их подключению к «земле»). На схеме из рисунка 2.1 видно, что ключи подают логический нуль, на выходе видно, что индикатор не горит, что соответствует логическому нулю. Полученный результат соответствует ожидаемым значениям из таблицы истинности.
• Теперь на вход a будет подана логическая единица, ключ будет переведён к положительному полюсу (см. рис. 2.2)
• В результате сложения единицы и нуля получена единица, что подтверждает горящий красным светом индикатор S и соответствие результата значению таблицы истинности. Аналогично для входа b (на него подается логическая единица, на вход a - логический ноль) (см. рис. 2.3).
• При подаче логических единиц на оба входа сумма будет равна нулю, так как результатом будет уже двухразрядное двоичное число, на что данный сумматор не рассчитан, бит переноса исчезает.

• Рисунок 2.2 - подача логической единица на вход a
• Рисунок 2.3 - подача логической единицы на вход b
• Для синтеза полусумматора (с выходом переноса) имеет место таблица истинности, представленная в таблице 2.3.
• Таблица 2.3 - таблица истинности для полусумматора

Входы	Выходы
a	b	S	P
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

• Выход P позволяет регистрировать переполнение разрядной сетки для данного сумматора путем вывода на него логической единицы. Данный сумматор участвует при построении многоразрядных сумматоров.
• Операция сложения одноразрядных чисел реализуется логической функцией «Исключающее ИЛИ». Аналитическое выражение для выхода S будет аналогичным для одноразрядного сумматора, рассмотренного ранее:
• . (2.2)
• Аналитическое выражение для выхода P имеет следующий вид:
• . (2.3)
• Операция формирования единицы переноса (расширение разрядной сетки) реализуется логической функцией И. Логическая схема полусумматора представлена на рисунке 2.4.
• На рисунке выше видно, что сумма двух нулей - ноль, что соответствует таблице истинности. Проверка сложения единицы с нулём представлена на рисунке 2.5.
• При подаче логических единиц на оба входа регистрируется генерация бита переноса P, визуальное отображение - зелёный индикатор P (см. рис. 2.6).

• Рисунок 2.4 - Логическая схема полусумматора
• а б
• Рисунок 2.5 - сложение одноразрядных чисел, а - (a=1, b=0), б - (a=0, b=1)
• Рисунок 2.6 - регистрация бита переноса
• Полный сумматор по сравнению с полусумматором имеет вход переноса, используется при построении многоразрядных сумматоров. Таблица истинности полного сумматора представлена в таблице 2.4.
• Таблица 2.4 - таблица истинности полного сумматора

Входы	Выходы
ai	bi	Pi-1	Si	Pi
Входы	Выходы
ai	bi	Pi-1	Si	Pi
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

• Составление аналитических выражений для дальнейшего построения логической схемы:
• ? для выхода S_i:
• , (2.4)
• выражение можно упростить,
• ; (2.5)
• ? для выхода P_i:
• , (2.6)
• выражение можно упростить,
• ,
• ,
• .; (2.7)
• Схема полного сумматора, построенная в соответствии с аналитическими выражениями, представлена на рисунке 2.7.
• Рисунок 2.7 - логическая схема полного сумматора
• На схеме, a, b - входы первого и второго одноразрядного числа соответственно, P_i-1 - внешний перенос, A, B, P - ключи для управления логическими сигналами для чисел a, b и внешнего переноса P_i-1 соответственно. Выход S - сумма чисел a, b, выход P_i - перенос в следующий разряд. На рисунке 2.8 представлена ситуация, когда обе переменные a, b равны единице и имеется внешний перенос (ключи A, B, P замкнуты).

• Рисунок 2.8 - Проверка работы полного сумматора
• Логическая единица в входе внешнего переноса P_i-1 обеспечила логическую единицу на выходе S, а единичные значения входов a, b сформировали логическую единицу на выходе переноса P_i. Результаты соответствуют таблице истинности.
• Многоразрядные сумматоры предназначены для операций с числами, разрядность которых больше двух. Выделяют последовательные и параллельные сумматоры. Последовательные сумматоры строятся с использованием триггеров. Параллельные сумматоры строятся путем последовательного или параллельного соединения одноразрядных сумматоров, к каждому входу одноразрядных сумматоров подключаются источники сигналов, соответствующих разрядов. При последовательном соединении выход переноса сумматора, соответствующего младшему разряду, подключают ко входу переноса старшего сумматора. При такой схеме сигнал последовательно «бежит» от одного сумматора в следующий, и итоговый результат получается с задержкой. Такие сумматоры используют в небыстродействующих устройствах. В параллельных сумматорах с параллельным переносом, перенос в каждый сумматор поступает одновременно благодаря отдельным схемам переноса. Из-за сложности и громоздкости схем переноса, как правило, создаются чаще четырёхразрядные сумматоры, и в дальнейшем их объединяют между собой для получения сумматоров с разрядностями, кратными четырём. Один четырёхразрядный сумматор называют группой. Из него по тем же правилам строят сумматоры больших разрядностей, которые также могут стать группами и быть объединены в сумматоры ещё больших разрядностей.
• Далее будет рассмотрен параллельный четырёхразрядный сумматор с параллельным переносом, на основе которого будет построен восьмиразрядный сумматор с параллельным переносом между группами.
• Рассматриваемый четырехразрядный сумматор будет полным, так как он имеет вход переноса, по четыре входа на каждое слагаемое, четыре выхода с результатом сложения и перенос в следующий разряд.
• Каждый четырёхразрядный сумматор строится из одного одноразрядного полусумматора и n-1 полных сумматоров, где n - разрядность результирующего сумматора.
• Для каждого одноразрядного сумматора составляется отдельная схема переноса, для неё можно составить таблицу истинности (см таб. 2.5).
• Таблица 2.5 - Таблица истинности для схемы переноса

Входы	Выходы
ai	bi	Pi-1	Pi
0	0	0	0
0	0	1	0
0	1	0	0
0	1	1	1
1	0	0	0
1	0	1	1
1	1	0	1
Входы	Выходы
ai	bi	Pi-1	Pi
1	1	1	1

• Входы a_i, b_i - слагаемые, P_i-1 - внешний перенос, выход P_i - перенос в следующий разряд. Аналитическое выражение примет вид в СДНФ:
• . (2.8)
• Можно оптимизировать функцию с помощью карты Карно (см. рис. 2.9).
• Рисунок 2.9 - минимизация функции переноса с помощью карты Карно
• В результате получится аналогичная функция:
• . (2.9)
• Таким образом, перенос будет формироваться в случае, если оба аргумента имеют единичное значение, или если один из аргументов и вход переноса имеют единичное значение. Данная функция справедлива для каждого сумматора в многоразрядном сумматоре. Для сумматора, соответствующего нулевому разряду, функция переноса имеет вид:
• , (2.10)
• гдеa₀, b₀ - аргументы нулевого разряда,
• P_ex - внешний перенос.
• Так как известно, что перенос обеспечивается функцией конъюнкции, в схеме переноса можно исключить один элемент И и вместо него использовать выход C₀ полусумматора.
• Для упрощения записи аналитических выражений произведена замена конъюнкции и дизъюнкции в выражении (2.9) на R и F соответственно:
• , (2.11)
• Где R_i - функция генерации переноса,
• F_i - функция транзита.
• Функция генерации обеспечивает перенос если оба аргумента имеют единичное значение, функция переноса обеспечивает перенос, в случае необеспечения функцией генерации переноса при наличии единицы переноса. Далее представлено выражение (2.10) в обновлённом виде:
• . (2.12)
• Функция переноса для одноразрядного сумматора, соответствующего первому разряду, строится аналогично, только в качестве внешнего переноса используется перенос с нулевого разряда. Функция переноса для одноразрядного сумматора первого разряда имеет следующий вид:
• , (2.13)
• гдеP₁ - перенос на следующий сумматор,
• R₁ - функция генерации с первого сумматора,
• F₁ - функция транзита с первого сумматора.
• Учитывая, что перенос P₀ в выражении (2.13) равен выражению (2.12), можно выполнить подстановку и получить аналитическое выражение для функции переноса с первого сумматора:
• . (2.14)
• Аналогичным образом строятся функции переноса P₂ и P₃ для второго и третьего сумматора:
• ,
• (2.15)
• В соответствии с аналитическими выражениями в программе Electronics Workbench была построена схема (см. рис. 2.10).
• Рисунок 2.10 - схема четырёхразрядного параллельного сумматора с параллельным переносом
• Для проверки работы было выполнено сложение двух чисел: 5 (0101, входы a) и 4 (0100, входы b). На входы a сигналы поступали с генератора слов, на входы b был подан сигнал с источника напряжения на второй вход для формирования числа 4 (0100) (см. рис. 2.11).
• Рисунок 2.11 - проверка работы сумматора со слагаемыми 4 и 5
• На рисунке 2.12 представлен результат сложения чисел 15 (1111), подаваемых на входы b с источника напряжения и числа 5 (0101). В результате на индикаторе, отображающем один разряд шестнадцатиразрядных чисел, отобразилось число 4, а также светящийся индикатор P₃ сигнализирует о логической единице - переносе в следующий разряд, в итоге получено число 14₁₆, что в десятичной системе есть 20.
• Рисунок 2.12 - сложение чисел, вызывающих перенос
• Для синтеза восьмиразрядного сумматора необходимо соединить два четырёхразрядного сумматора, параллельно или последовательно. Для параллельного соединения в схему четырёхразрядного сумматора нужно включить дополнительные схемы для вывода отдельно сигналов транзита и генерации переноса.
• В данном случае такие схемы полностью не будут включены в схему четырехразрядного сумматора так как они отчасти построены при формировании последнего переноса в группе. Выходы транзита и генерации переноса (H и G соответственно) были получены путём добавления дополнительных элементов ИЛИ и И: элемент ИЛИ сформировал выход генерации переноса G₀, почти продублировав уже имеющийся элемент ИЛИ для вывода переноса с третьего одноразрядного сумматора, но не включил в себя результат функции транзита с третьего одноразрядного сумматора (нумерация от нуля), который объединён с входом переноса P_ex,; элемент И сформировал выход транзита H₀ почти продублировав уже имеющийся элемент И для вывода транзита около третьего одноразрядного сумматора, но исключив из себя вход внешнего переноса P_ex.
• Четырёхразрядный сумматор был скопирован с дополнительными схемами и подготовлен для соединения параллельным переносом.
• Схемы параллельного переноса для четырехразрядных сумматоров строятся аналогично переносам одноразрядных сумматоров, только вместо функций транзита и переноса для каждого одноразрядного сумматора вводятся функции транзита и переноса для всей группы - H и G:
• , (2.16)
• гдеP_1i - перенос в следующий разряд из сумматора четырёхразрядного как единого блока (первый уровень, счёт от нуля),
• G_i - функция генерации для каждой группы четырёхразрядных сумматоров,
• H_i - функция формирования транзита для каждой группы четырёхразрядных сумматоров.
• Формула для параллельного переноса около первого четырёхразрядного сумматора (для второго - по аналогии):
• , (2.17)
• гдеP₁₀ - перенос в следующий разряд с нулевого четырёхразрядного сумматора,
• G₀ - выход функции генерации с нулевого четырёхразрядного сумматора,
• H₀ - выход функции транзита с нулевого четырёхразрядного сумматора.
• Формула для параллельного переноса около второго четырёхразрядного сумматора:
• , (2.18)
• Схема восьмиразрядного сумматора, построенного параллельным соединением четырёхразрядных сумматоров представлен на рисунке 2.13.
• На рисунке 2.13 дополнительная схема генерации обозначена кружком 1, дополнительная схема транзита - кружком 2, схема переноса во второй четырёхразрядный сумматор (в первый разряд считая от нуля) обозначена кружком 3, схема формирования сигнала переноса из восьмиразрядного сумматора обозначена кружком 4.
• Также на рисунке 2.13 показан процесс сложения двух чисел: 1111000₂=240₁₀=F0₁₆ и 00010001₂=17₁₀=11₁₆. Из рисунка видно, что сформировалась единица переноса из восьмиразрядного сумматора, результатом сложения явилось число 257₁₀=101₁₆=100000001₂, что является верным результатом.

• Рисунок 2.13 - восьмиразрядный сумматор с параллельным переносом
• 3. Исследование компараторов
• Компаратор (схема сравнения) предназначен для сравнения двоичных или двоично-десятичных чисел с одинаковой разрядностью. Отношения между числами могут быть: «равно», «меньше», «меньше или равно», «больше», «больше или равно», «не равно» и т.д. Были выбраны основные отношения - «равно», «больше», «меньше», остальные отношения могут быть построены произведением логических операций над результатами выбранных отношений. Для сравнения n-разрядных чисел компаратор имеет 2n входов и по одному выходу на каждое отношение. Результат одного отношения есть одноразрядное число, единица означает, что условие сравнения выполнено, ноль - не выполнено.
• Синтез двухразрядного компаратора и проверка его работы.
• Так как разрядность числа для синтезируемого компаратора не очень велика, можно составить таблицы истинности для каждой операции.
• При сравнении на равенство в таблицу истинности достаточно включить одинаковые двоичные числа a и b, на всех остальных комбинациях результатом сравнения будет ноль (см. таб. 3.1).
• Таблица 3.1 - Конституанты единицы сравнения на равенство

a1	a0	b1	b0	Fa=b
0	0	0	0	1
0	1	0	1	1
1	0	1	0	1
1	1	1	1	1

• Аналитическое выражение имеет следующий вид:
• , (2.18)
• Далее выражение упрощено под элементы Electronics Workbench:
• , (2.19)
• Таблица истинности для сравнения на «больше» представлена в таблице 3.2.
• Таблица 3.2 - Конституенты единицы сравнения на «больше»

a1	a0	b1	b0	Fa>b
0	1	0	0	1
1	0	0	0	1
1	0	0	1	1
a1	a0	b1	b0	Fa>b
1	1	0	0	1
1	1	0	1	1
1	1	1	0	1

• Данную функцию можно частично минимизировать с помощью карты Карно (см. рис. 3.1).
• Рисунок 3.1 - минимизация функции на «больше»
• В результате выходит аналитическое выражение с небольшим упрощением:
• . (2.20)
• Таблица истинности для сравнения на «меньше» (см. таб. 3.3).
• Таблица 3.3 - Конституенты единицы сравнения на «меньше»

a1	a0	b1	b0	Fa<b
0	0	0	1	1
0	0	1	0	1
0	0	1	1	1
0	1	1	0	1
0	1	1	1	1
1	0	1	1	1

• Данную функцию можно частично минимизировать с помощью карты Карно (см. рис. 3.2).
• Рисунок 3.2 - минимизация функции на «меньше»
• В результате выходит аналитическое выражение с небольшим упрощением:
• . (2.21)
• Далее в соответствии с аналитическими выражениями построена схема компаратора двухразрядного (см. рис. 3.3).
• Рисунок 3.3 - двухразрядный компаратор на три базовых отношения
• На рисунке уже можно увидеть результат работы схемы «на равно» (светодиодный индикатор a=b) - ноль равен нулю. Компаратор работает исправно, далее будут показаны результаты работы для каждой схемы.
• На рисунке 3.4 видно, что при сравнении чисел «11» и «01» компаратор сигнализирует светящимся светодиодом «a>b» о том, что число a больше числа b.

• Рисунок 3.4 - проверка работы «на больше»
• На рисунке 3.5 видно, что при сравнении чисел «10» и «11» компаратор сигнализирует светящимся светодиодом «a<b» о том, что число a меньше числа b.
• Рисунок 3.5 - Проверка работы «на меньше»
• Четырехразрядный компаратор имеет 8 входов, число комбинаций различных наборов входных значений переменных слишком велик для построения таблиц истинности и карт Карно. Для его построения необходимо использовать специальные формулы.
• Два числа одинаковой разрядности (два слова) равны, если равны соответствующие разряды каждого числа. Аналитическое выражение, описывающее условие равенства двух i-ых разрядов - функция эквивалентности:
• , (2.22)
• Гдеa_i, b_i - значения подаваемых разрядов,
• r_i - результат сравнения на i-ом разряде.
• Далее необходимо, чтобы все эти условия для каждого разряда выполнялись вместе, т.е. необходимо организовать их конъюнкцию:
• , (2.23)
• гдеR - результат сравнения «на равно»,
• r_n-1, r_n-2,..r₀ - все разряды сравниваемого числа.
• Одно число больше другого, если самый старший разрядов одного числа больше самого старшего разрядов другого, или самые старшие разряды равны, а следующие младшие - один больше второго. Схематично это можно обозначить следующим образом:
• , (2.24)
• где F_a>b - результат сравнения многоразрядного числа,
• a, b - разряды первого и второго числа соответственно,
• n - разрядность числа.
• Для двоичных чисел условие того, что разряд первого числа больше разряда второго числа можно описать следующим аналитическим выражением:
• , (2.25)
• гдеf_i - результат сравнения разрядов «на больше»,
• a_i, b_i - i-е разряды сравниваемых чисел,
• i - число от n-1…0.
• Условие того, что разряд одного двоичного числа равен разряду другого двоичного числа выражается функцией эквиваленции:
• , (2.26)
• гдеr_i - результат сравнения разрядов на равенство.
• Следовательно, аналитическое выражение сравнения двоичных чисел примет следующий вид:
• . (2.27)
• Для четырёхразрядного компаратора аналитическое выражение для построения схемы «на больше» выглядит следующим образом:
• . (2.28)
• Сравнение «на меньше» есть функция от результата «на больше» и «на равно»:
• . (2.29)
• Синтезированная схема четырёхразрядного компаратора представлена на рисунке 3.6.
• Рисунок 3.6 - четырёхразрядный компаратор
• Проверка работы.
• Для проверки на равенство входы a были продублированы на входы b с генератора слов. На рисунке 3.7 показан результат на равенство случайного числа (0101).
• транзисторный сумматор сумматор преобразователь

• Рисунок 3.7 - Проверка работы на равенство
• На рисунке 3.8 показан результат сравнения чисел «на больше», были сравнены числа 1000 и 0001.
• Рисунок 3.8 - Проверка работы «на больше»
• Для проверки работы «на меньше» числа, выбранные в предыдущем тесте, были поменяны местами. Результат сравнения представлен на рисунке 3.9.
• Рисунок 3.9 - Проверка работы «на меньше»
• Компараторы широко используются в вычислительной технике, измерительной технике, радио- и проводной связи, бытовых приборах. Например, цифровые часы с будильником содержат цифровой компаратор, при совпадении текущего времени с заданным, подается звуковой сигнал.
• 4. Моделирование преобразователей кодов
• Преобразователем кода называется функциональный узел компьютера, предназначенный для преобразования двоичного кода из одной формы в другую. Для представления информации используют разнообразные двоичные и двоично-десятичные коды, прямой, обратный, дополнительный и их модификации, циклический с избытком три и др. Существует множество кодов, которые обеспечивают:
• ? простоту выполнения арифметико-логических операций;
• ? удобство перевода чисел из десятичной системы в двоичный код;
• ? надежность выполнения заданных алгоритмов функционирования и эффективный контроль результатов вычислений;
• ? уменьшение аппаратных затрат при построении цифровых устройств.
• Наиболее распространенными являются прямой, обратный и дополнительный коды, которые обеспечивают представление знака числа и замену операции вычитания сложением.
• Преобразование прямого кода в обратный.
• Обратный код применяется при работе с отрицательными числами. В числе старший бит выделяется под флаг знака, остальные - модуль числа (см. таб.4.1).
• Таблица 4.1 - Прямой и обратный код трёхразрядных чисел

A10	z	x2	x1	x0	z	y2	y1	y0
7	0	0	0	0	0	0	0	0
6	0	0	0	1	0	0	0	1
5	0	0	1	0	0	0	1	0
4	0	0	1	1	0	0	1	1
3	0	1	0	0	0	1	0	0
2	0	1	0	1	0	1	0	1
1	0	1	1	0	0	1	1	0
0	0	1	1	1	0	1	1	1
-0	1	0	0	0	1	1	1	1
-1	1	0	0	1	1	1	1	0
-2	1	0	1	0	1	1	0	1
-3	1	0	1	1	1	1	0	0
-4	1	1	0	0	1	0	1	1
-5	1	1	0	1	1	0	1	0
-6	1	1	1	0	1	0	0	1
-7	1	1	1	1	1	0	0	0

• В таблице 4.1 столбец z - бит, отведенный под знак, столбцы x - двоичные числа в прямом коде, столбцы y - двоичные числа в обратном коде. Как видно, обратный код для положительных чисел (где бит знака равен нулю) совпадает с прямым, чтобы получить обратный код отрицательного числа, необходимо инвертировать разряды x числа, при этом знаковый разряд инвертировать не нужно. Знаковый разряд z можно назвать управляющим, так как от него зависит, будет ли инвертироваться бит или нет. Каждый бит обратного кода числа есть результат функции «Сложение по модулю два»:
• , , , (2.30)
• Схема преобразователя прямого кода четырёхразрядного числа в обратный код представлена на рисунке 4.1.
• Рисунок 4.1 - Преобразователь четырёхразрядного прямого кода в обратный
• На рисунке 4.1 видно, что после подачи прямого кода «1010» (число «?2») индикаторы отображают код «1101», что соответствует таблице истинности.
• Преобразование прямого кода в дополнительный.
• Дополнительный код положительного двоичного числа совпадает с его прямым и обратным кодами. Дополнительный код отрицательного двоичного числа образуется из его обратного кода добавлением к младшему разряду единицы. Таким образом, операция преобразования прямого кода в дополнительный не является поразрядной.
• Соответствие прямого кода и обратного для четырёхразрядного числа представлено в таблице 4.2.
• Таблица 4.2 - прямой и обратный код трёхразрядных чисел

x2	x1	x0	y2	y1	y0
0	0	0	0	0	0
0	0	1	1	1	1
0	1	0	1	1	0
0	1	1	1	0	1
1	0	0	1	0	0
1	0	1	0	1	1
1	1	0	0	1	0
1	1	1	0	0	1

• Для каждого выходного бита можно составить карту Карно
• Рисунок 4.2 - карты Карно для трёхразрядного числа
• Соответствующие аналитические выражения:
• ,
• ,
• . (2.31)
• В общем случае:
• . (2.32)
• Далее добавлен один старший разряд z для обеспечения знаком, для этого дизъюнкции необходимо конъюнктировать с управляющим знаковым разрядом, но для выхода младшего разряда данная операция не проводится:
• . (2.33)
• На основе аналитических выражений была построена схема. Работает исправно. На рисунке 4.3 можно увидеть схему преобразователя четырёхразрядного прямого кода в дополнительный и работу на определённом наборе входных значений.
• Преобразование двоичного кода в код Грея.
• Код Грея образован последовательностью двоичных чисел, в которых два любых соседних числа отличаются только одним разрядом. Первое и последнее число считаются соседними (см. таб. ).
• Рисунок 4.3 - схема четырёхразрядного преобразователя прямого кода в дополнительный
• Таблица 4.3 - Четырёхразрядный код Грея

x3	x2	x1	x0	y3	y2	y1	y0
0	0	0	0	0	0	0	0
0	0	0	1	0	0	0	1
0	0	1	0	0	0	1	1
0	0	1	1	0	0	1	0
0	1	0	0	0	1	1	0
0	1	0	1	0	1	1	1
0	1	1	0	0	1	0	1
0	1	1	1	0	1	0	0
1	0	0	0	1	1	0	0
1	0	0	1	1	1	0	1
1	0	1	0	1	1	1	1
1	0	1	1	1	1	1	0
1	1	0	0	1	0	1	0
1	1	0	1	1	0	1	1
1	1	1	0	1	0	0	1
1	1	1	1	1	0	0	0

• Данный код легко минимизируется с помощью карт Карно (см. рис. 4.4).
• Рисунок 4.4 - минимизация выходов для кода Грея
• В результате получены следующие аналитические выражения:
• ,
• ,
• ,
• . (2.34)
• На основе аналитических выражений была построена схема преобразователя четырёхразрядного двоичного числа в код Грея соответствующей разрядности. Н рисунке 4.5 можно увидеть результат работы преобразователя двоичных чисел в код Грея на наборе входных сигналов «1011». Результат соответствует таблице истинности.
• Рисунок 4.5 - Преобразователь двоичных чисел в код Грея
• Преобразование двоичных чисел в десятично-двоичные. Семисегментный индикатор.
• Визуальное отображение двоично-десятичных чисел часто выполняется с помощью семисегментных индикаторов на основе электролюминисцентных приборов, жидких кристаллов или светодиодных матриц. Количество семисегментных индикаторов определяется разрядностью чисел, отображаемых на световом табло -- обычно шесть и белее десятичных цифр. Выводимый из компьютера десятичный код отображаемой цифры поступает на вход двоично-десятичного преобразователя, выходы которого a, b, c, d, e ,f, g подключаются к соответствующим сегментам индикатора (см. рис. 4.6).
• Рисунок 4.6 - Семисегментный индикатор
• В таблице 4.4 представлена таблица истинности для семисегментного индикатора, где каждому набору десятичных, представленных в виде двоичных чисел, от нуля до девяти, соответствует набор сегментов индикатора, которые должны быть активны для данного набора.
• Таблица 4.4 - Описательная модель семисегментного индикатора

x3	x2	x1	x0	a	b	c	d	e	f	g
0	0	0	0	1	1	1	1	1	1	0
0	0	0	1	0	1	1	0	0	0	0
0	0	1	0	1	1	0	1	1	0	1
0	0	1	1	1	1	1	1	0	0	1
0	1	0	0	0	1	1	0	0	1	1
0	1	0	1	1	0	1	1	0	1	1
0	1	1	0	1	0	1	1	1	1	1
0	1	1	1	1	1	1	0	0	0	0
1	0	0	0	1	1	1	1	1	1	1
1	0	0	1	1	1	1	1	0	1	1

• Для составления функций для каждого сегмента индикатора необходимо воспользоваться картами Карно (см. рис. 4.7).

• Рисунок 4.7 - Карты Карно для семисегментного индикатора
• Аналитические выражения для каждого сегмента:
• ? сегмент a
• ; (2.35)
• ? сегмент b
• ; (2.36)
• ? сегмент c
• ; (2.37)
• ? сегмент d
• ; (2.38)
• ? сегмент e
• ; (2.39)
• ? сегмент f
• ; (2.40)
• ? сегмент g
• ; (2.41)
• На основании аналитических выражений была построена схема (см. рис. 4.8).
• Рисунок 4.8 - схема преобразования двоичного числа в десятичную цифру
• Схема работает исправно, далее будут представлены результат работы для десятичной цифры «5» (см. рис. 4.9).
• Рисунок 4.9 - отображение цифры «5»
• Размещено на Allbest.ru