Моделювання роботи елементів І-НЕ з 2-а та 3-а входами

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Міністерство освіти і науки, молоді та спорту України

Київський національний університет будівництва і архітектури

Кафедра інформаційних технологій

Курсова робота

з дисципліни:

«Комп'ютерна схемотехніка»

Виконав: студент групи ІУСТ-21

Дарієнко А. М.

Перевірив: ас. Голєнков В. Г.

Київ - 2011

Зміст:

Завдання на курсову роботу

Елемент І-НЕ2.

Елемент І-НЕ3.

Т-тригер з прямим динамічним входом синхронізації С та асинхронними входами R і S.

4-розрядний лічильник, що віднімає, з наскрізним переносом.

Список використаної літератури.



Київський національний університет будiвництва i архiтектури

Кафедра інформаційних технологій

Спецiальність: Комп'ютерні науки

Курс II Група ІУСТ-21 Семестр третій (3)

ЗАВДАННЯ

на курсову роботу з дисципліни

«Комп'ютерна схемотехніка»

студента

Дарієнка Андрія Миколайовича

1. Описати мовою VHDL та здійснити моделювання роботи елементів І-НЕ з 2-а та 3-а входами і затримкою формування сигналу, що дорівнює 15 нс.

2. Побудувати з цих елементів Т-тригер, що має прямий динамічний вхід синхронізації С та асинхронні входи R та S. Пересвідчитися у правильній роботі тригера, виконавши моделювання, та замірявши час інвертування стану тригера (тобто затримки між зміною сигналу на вході С і встановленням відповідних значень сигналів на виходах Q і not-Q). Зробити загальний висновок про затримки у тригері, якщо затримка у логічному елементі І-НЕ дорівнює 15 нс.

3. Побудувати на цих тригерах та елементах І-НЕ з довільною потрібною вам кількістю входів 4-розрядний лічильник, що віднімає, з наскрізним переносом. Асинхронні входи тригерів R об'єднайте і використайте для встановлення в лічильнику початкового нульового значення, а входи S - використайте для запису в лічильник довільного числа паралельним кодом. Пересвідчіться у правильній роботі схеми лічильника, виконавши її моделювання в усіх режимах, та виміряйте час найдовшого перехідного процесу у цьому лічильнику. Узагальніть отриманий результат на випадок довільної розрядності лічильника n, виразивши цей час у вигляді формули, що залежить від затримки ? і розрядності n.



Елемент І-НЕ2

Рис. 1. Елемент І-НЕ з 2-а входами.

Таблиця істинності:

X1	X2	Y
0	0	1
0	1	1
1	0	1
1	1	0

Код мовою VHDL:

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity \I-ne2\ is

port(

in1 : in STD_LOGIC;

in2 : in STD_LOGIC;

out1 : out STD_LOGIC

);

end \I-ne2\;

architecture \I-ne2\ of \I-ne2\ is

begin

out1<= not(in1 and in2)after 10 ns;

end \I-ne2\;

----------------------------------------------------------------------------------------



Рис. 2. Часова діаграма елемента І-НЕ.

Елемент І-НЕ3

Рис. 3. Елемент І-НЕ з 3-а входами.

Код мовою VHDL:

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity \I-ne3\ is

port(

in1 : in STD_LOGIC;

in2 : in STD_LOGIC;

in3 : in STD_LOGIC;

out1 : out STD_LOGIC

);

end \I-ne3\;

architecture \I-ne3\ of \I-ne3\ is

begin

out1<=not(in1 and in2 and in3) after 10 ns;

end \I-ne3\;

Рис. 4. Часова діаграма елемента І-НЕ.

Т-тригер з прямим динамічним входом С та асинхронними R і S входами

Тригер - це послідовнісна схема, що має два стійких стани та може бути застосована для збереження 1 біту інформаціії.

Т-тригер з асинхроними RS-входами має: прямий динамічний вхід синхронізації С, вхід даних Т, асинхроні входи встановлення тригера в початковий стан RS: R - встановлення “0”, S - встановлення “1”), прямий вихід Q та обернений NQ.

Т-тригер працює за такою таблицею істиності :

Т	Qt+1
0	Qt
1	NQt

Т-тригер з прямим динамічним входом синхронізації С та асинхронними входами R і S синтезований на елементах І-НЕ і має будову, яка показана на схемі:



Рис. 5. Схема Т-тригера.

Код мовою VHDL:

library IEEE;

use IEEE.std_logic_1164.all;

entity TRIGER is

port(

C : in STD_LOGIC;

R : in STD_LOGIC;

S : in STD_LOGIC;

T : in STD_LOGIC;

NQ : inout STD_LOGIC;

Q : inout STD_LOGIC

);

end TRIGER;

architecture TRIGER of TRIGER is

---- Component declarations -----

component \I-ne2\

port (

in1 : in STD_LOGIC;

in2 : in STD_LOGIC;

out1 : out STD_LOGIC

);

end component;

component \I-ne3\

port (

in1 : in STD_LOGIC;

in2 : in STD_LOGIC;

in3 : in STD_LOGIC;

out1 : out STD_LOGIC

);

end component;

---- Signal declarations used on the diagram ----

signal NET169 : STD_LOGIC;

signal NET219 : STD_LOGIC;

signal NET227 : STD_LOGIC;

signal NET243 : STD_LOGIC;

signal NET251 : STD_LOGIC;

signal NET303 : STD_LOGIC;

signal NET316 : STD_LOGIC;

begin

---- Component instantiations ----

U1 : \I-ne3\

port map(

in1 => NQ,

in2 => T,

in3 => NET169,

out1 => NET227

);

U2 : \I-ne3\

port map(

in1 => Q,

in2 => T,

in3 => NET169,

out1 => NET219

);

U3 : \I-ne3\

port map(

in1 => S,

in2 => NET227,

in3 => NET316,

out1 => NET303

);

U4 : \I-ne3\

port map(

in1 => NET303,

in2 => NET219,

in3 => R,

out1 => NET316

);

U5 : \I-ne2\

port map(

in1 => NET303,

in2 => C,

out1 => NET243

);

U6 : \I-ne2\

port map(

in1 => NET316,

in2 => C,

out1 => NET251

);

U7 : \I-ne3\

port map(

in1 => S,

in2 => NET243,

in3 => NQ,

out1 => Q

);

U8 : \I-ne3\

port map(

in1 => Q,

in2 => NET251,

in3 => R,

out1 => NQ

);

U9 : \I-ne2\

port map(

in1 => C,

in2 => C,

out1 => NET169

);

end TRIGER;

----------------------------------------------------------------------------------------

При переході затримка в тригері 30 ns, тобто 2?, тобто



Рис. 6. Часова діаграма Т-тригера.

4-розрядний лічильник, що віднімає, з наскрізним переносом

Лічильник - це схема що підраховує кількість імпульсів на вході.

Отже для зберігання числа підрахованих імпульсів можна використовувати тригери.

Розрядність лічильника, що розробляється дорівнює 4.

Для реалізації переносу цього типу треба використовувати елементи І-НЕ.

тригер лічильник імпульс інвертування

Рис. 7. Схема 4-розрядного лічильника.

Код мовою VHDL:

library IEEE;

use IEEE.std_logic_1164.all;

entity LICH is

port(

C : in STD_LOGIC;

R : in STD_LOGIC;

S : in STD_LOGIC_VECTOR(5 downto 1);

TN : inout STD_LOGIC;

Q : inout STD_LOGIC_VECTOR(5 downto 1)

);

end LICH;

architecture LICH of LICH is

---- Component declarations -----

component TRIGER

port (

C : in STD_LOGIC;

R : in STD_LOGIC;

S : in STD_LOGIC;

T : in STD_LOGIC;

NQ : inout STD_LOGIC;

Q : inout STD_LOGIC

);

end component;

component \I-2\

port (

A : in STD_LOGIC;

B : in STD_LOGIC;

X : inout STD_LOGIC

);

end component;

---- Constants -----

constant VCC_CONSTANT : STD_LOGIC := '1';

---- Signal declarations used on the diagram ----

signal NET101 : STD_LOGIC;

signal NET110 : STD_LOGIC;

signal NET124 : STD_LOGIC;

signal NET136 : STD_LOGIC;

signal NET148 : STD_LOGIC;

signal NET89 : STD_LOGIC;

signal VCC : STD_LOGIC;

begin

---- Component instantiations ----

U1 : TRIGER

port map(

C => C,

NQ => NET101,

Q => Q(1),

R => R,

S => S(1),

T => VCC

);

U2 : TRIGER

port map(

C => C,

NQ => NET89,

Q => Q(2),

R => R,

S => S(2),

T => NET101

);

U3 : TRIGER

port map(

C => C,

NQ => NET124,

Q => Q(3),

R => R,

S => S(3),

T => NET110

);

U4 : TRIGER

port map(

C => C,

NQ => NET148,

Q => Q(4),

R => R,

S => S(4),

T => NET136

);

U5 : \I-2\

port map(

A => NET101,

B => NET89,

X => NET110

);

U6 : \I-2\

port map(

A => NET110,

B => NET124,

X => NET136

);

---- Power , ground assignment ----

VCC <= VCC_CONSTANT;

end LICH;



Висновок

З діаграм видно - що найдовший перехідний процес відбувається коли лічільник змінює значення хоча б одного розряду. Також можна зробити висновок про час переключення розрядів за формулою:

Рис. 8. Часова діаграма 4-розрядного лічильника.

Список літератури

Щербина О. А. Конспект лекцій з курсу «Комп'ютерна схемотехніка». КНУБА - 2011.

Щербина О. А. Методичні вказівки до курсової роботи. КНУБА - 2011.

Самофалов В.В. «Цифрові ЕОМ».

Угрюмов Е.П. «Цифрова схемотехніка».

Бибило П.Н. «Основы языка VHDL».

Размещено на Allbest.ru