Комп’ютеризовані системи цифрової обробки сигналів

Часові характеристики інтерфейсів зовнішньої пам'яті значно впливають на загальну продуктивність та вартість системи. Порівняння часових характеристик інтерфейсів зовнішньої пам'яті ПЦОС необхідно здійснювати з врахуванням тривалості командного циклу. При однаковій тривалості командного циклу перевагу необхідно віддавати ПЦОС з більшим часом доступу до зовнішньої пам'яті. Використання в системах повільної зовнішньої пам'яті робить їх дешевшими.

В більшості сучасних ПЦОС в інтерфейсах зовнішньої пам'яті закладено спеціальні можливості для підтримки функції багатопроцесорності складних обчислювальних систем. До них в першу чергу слід віднести наявність двох портів зовнішньої пам'яті. В багатопроцесорних застосуваннях один з портів доцільно використовувати для підключення до локальної пам'яті процесора, а другий - для доступу до глобальної пам'яті, яка спільно використовується всіма процесорами системи. Можливі випадки коли декільком процесорам одночасно необхідно звернутися до глобальної пам'яті. Але магістраль глобальної пам'яті є одна і використовувати її в кожний окремий момент часу може тільки один процесор. Тому виникає необхідність в механізмі управління використанням магістралі процесорами, тобто в функції арбітражу, при якому вибраному процесорові надається право доступу до магістралі.

Існують два основних способи арбітражу: паралельний і послідовний. Паралельний спосіб вимагає використання додаткових засобів для арбітражу магістралі, послідовний реалізується простим з'єднанням відповідних виводів процесорів без використання спеціального програмного або апаратного забезпечення. Для підтримки систем з спільною магістраллю в більшості ПЦОС є два контакти які можуть бути зконфігуровані як сигнали запиту і підтвердження надання магістралі. Коли один з процесорів хоче мати доступ до магістралі, то він формує сигнал запиту магістралі і передає їх арбітрові. Останній за певним алгоритмом вибирає процесор, якому надається право доступу до магістралі, про що він повідомляється сигналом дозволу на заняття магістралі.

Крім того, деякі ПЦОС, наприклад TMS320C50, дозволяють зовнішньому пристрою звертатись до внутрішньокристальної пам'яті. Для забезпечення такого звертання використовуються дві пари сигналів: перша пара - HOLD (запит управління магістраллю) і HOLDA (підтвердження надання магістралі), друга пара - BR (запит на доступ до внутрішньокристальної пам'яті) і IAQ (дозвіл доступу до внутрішньокристальної пам'яті). При цьому для доступу до внутрішньокристальної пам'яті необхідно забезпечити спершу доступ до зовнішньої магістралі за допомогою сигналів HOLD і HOLDA, а потім за допомогою сигналів BR і IAQ отримати доступ до внутрішньокристальної пам'яті. Використання механізму доступу до внутрішньокристальної пам'яті в багатопроцесорних системах дозволяє мінімізувати час міжпроцесорного обміну.

Ще один механізм підтримки функції багатопроцесорності, що спрощує використання спільних змінних в глобальній пам'яті закладено в ПЦОС. Даний механізм пов'язаний з блокуванням шини (bus locking) на час читання, зміни та запису нового значення в пам'ять. Іноді цю можливість називають елементарною операцією перевірки-встановлення (test-and-set). В процесорах TMS320C3x і TMS320C4x для виконання даної процедури використовуються апаратна підтримка і спеціальні команди.

Інтерфейс процесора фірми Analog Devices (ADSP-2106x) орієнтований на побудову багатопроцесорних систем з спільною магістраллю. В даних ПЦОС арбітр магістралі реалізований на кристалі і дозволяє об'єднувати в систему до шести процесорів без додаткових зовнішніх апаратних засобів і спеціального програмного забезпечення. Крім того, процесор ADSP-2106x забезпечує доступ до внутрішньокристальної пам'яті. Це дозволяє виконувати безпосередньо міжпроцесорний обмін без додаткових операцій.

Для побудови багатопроцесорних систем з різною конфігурацією зв'язків в архітектуру процесора TMS320C4x і ADSP-2106x введені спеціальні комунікаційні порти.

Для налагодження й емуляції систем ЦОС використовується інтерфейс JTAG/IEEE 1149.1 (Join Test Action Group). Цей інтерфейс, підтримуваний багатьма фірмами-виробниками систем ЦОС забезпечує покрокове налагодження як одного, так і декількох процесорів у системі з використанням спеціальних програм - відлагоджувачів і відповідного апаратного забезпечення.

цифровий обробка сигнал комп'ютерний

12. Узагальнена структура та шляхи вдосконалення характеристик комп'ютерних систем обробки сигналів

Специфіка задач та алгоритмів обробки сигналів і зображень накладає певні особливості на архітектуру комп'ютерних систем, відрізняючи їх від архітектури більшості універсальних систем. Аналіз архітектури таких комп'ютерних систем [9] дозволив виділити їх основні компоненти. Такими компонентами є: процесорне ядро, підсистеми введення/виведення та зберігання. На онові цих компонентів синтезовано узагальнену структуру комп'ютерної системи обробки сигналів і зображень (рис.12.1).

Рис. 12.1 Узагальнена структура комп'ютерної системи обробки сигналів

Структура процесорного ядра відображає виділений операційний базис і враховує особливості алгоритмів ЦОС і зображень. Основними структурними одиницями процесорного ядра є: операційні пристрої, блоки керування, відлагодження та контролю. Для забезпечення обробки сигналів і зображень у реальному часі за широким набором алгоритмів різних за інтенсивністю надходження потоків даних в склад операційних пристроїв повинні входити як універсальні арифметично-логічні пристрої (АЛП), так процесорні елементи (ПЕ), алгоритмічні процесори швидких ортогональних тригонометричних перетворень і нейроакселератори. Більшість операційних пристроїв процесорного ядра працюють з числами фіксованою (ФК), а для задач, що вимагають високу точність обчислення, використовуються операційні пристрої з плаваючою крапкою (ПК).

Один з шляхів зменшення часу доступу до пам'яті є використання генераторів адреси, які генерують необхідну послідовність адрес. В комп'ютерних системах обробки сигналів і зображень для генерації адрес можуть використовуватися два незалежних генератори, які забезпечують одночасну видачу адреси для пам'яті програм і даних. Такі генератори адрес забезпечують непряму адресацію з автоматичною модифікацією адрес.

Особливістю більшості алгоритмів обробки сигналів і зображень є необхідність перестановки елементів вхідного або вихідного масивів даних. Ця процедура може бути здійснена шляхом використання генератора адреси даних. Так у мікропроцесорі TMS320C3x для зменшення часу формування послідовності адреси для алгоритмів швидкого перетворення Фур'є використовується генератор адреси даних. Цей блок дозволяє програмним шляхом налаштовуватися на генерацію біт-реверсивних адрес для різних за розміром і основою швидких перетворень Фур'є.

Одним з варіантів мінімізації часових витрат при цифровій фільтрації є реалізація лінії затримки без переміщення даних в пам'яті. Ефект зсуву даних в лінії затримки моделюється за допомогою використання модульної арифметики. В цьому випадку наступна адреса на виході генератора обчислюється за формулою

A_i+1=(A_i+M-A_b)mod(L)+A_b

де A_i+1 - наступна адреса; A_i - біжуча адреса; М - значення модифікації; A_b - базова адреса; L - тривалість лінії затримки. Використання модульної адресації дозволяє збільшити число одночасних звертань до пам'яті протягом одного командного циклу.

Включення в склад процесорного ядра синтезатора тактової частоти дає можливість регулювати продуктивність і споживану потужність.

Вартість і час проектування комп'ютерних систем обробки сигналів і зображень в значні мірі визначається апаратними засобами відлагодження і контролю. В процесорне ядро введений стандартний набір таких засобів, в який входять сторожовий таймер (WDT), апаратура для внутрішньосхемної емуляції (OnCE), тестування та відлагодження (JTAG).

Підсистема введення/виведення включає перетворювачі (АЦП і ЦАП), паралельні і послідовні порти вводу/виводу, host-ітерфейс для зв'язку з персональним комп'ютером чи іншим комп'ютером, широтно-імпульсний модулятор, таймери, контролери прямого доступу до пам'яті (ПДП) та інші пристрої. Для здійснення операцій передачі даних між пам'яттю і пристроями вводу-виводу в комп'ютерних систем обробки сигналів і зображень використовуються контролери ПДП, які дозволяють виконувати дані операції без зниження продуктивності процесорів. Такі контролери забезпечують звертання до будь-якої комірки адресного простору процесорів і характеризуються високою швидкодією. Подальший розвиток контролерів ПДП направлений на забезпечення декількох паралельних передач як із зовнішньою пам'яттю, так пристроями вводу-виводу. Для забезпечення багатоканального обміну в склад контролера повинні входити генератори адреси, регістри управління та лічильники передач.

Організація підсистеми зберігання у комп'ютерних систем обробки сигналів і зображень відображає специфіку даних і алгоритмів обробки сигналів і зображень, забезпечує швидкісний обмін з пристроями введення/виведення та операційними. Збільшити кількість звертань до пам'яті на протязі одного циклу виконання команди дозволяє багатомодульна структура пам'яті з двома або більше шинами адреси і даних. Така організація пам'яті характерна для більшості комп'ютерних систем обробки сигналів і зображень [1]. Основною перевагою такої організації є можливість виконання двох звертань до пам'яті протягом одного циклу виконання команди. Крім цього, таке розділення пам'яті дозволяє сумістити в часі виклик команд і їх виконання.

Подальшим розвитком даної архітектури є модифікована гарвардська архітектура, яка дозволяє обмін інформацією між пам'яттю даних і пам'яттю команд. Ця модифікація забезпечує можливість зчитування в пам'ять даних коефіцієнтів і констант, записаних в пам'яті програм і тим самим виключає використання спеціальних постійних запам'ятовуючих пристроїв. Вона також забезпечує можливість використання команд з безпосередньою адресацією та звертання до підпрограм за результатами обчислень. З метою скорочення довжини командного циклу у процесорах обробки сигналів і зображень гарвардська архітектура доповнюється конвеєрним режимом роботи. В залежності від типу процесора конвеєр може мати від двох до чотирьох сходинок. Це означає, що процесор може одночасно опрацьовувати від двох до чотирьох команд, при чому кожна з команд буде знаходитись на різних етапах виконання.

Покращення характеристик пам'яті спрямовано на досягнення балансу між продуктивністю комп'ютерних систем обробки сигналів і зображень та їх вартістю. Серед множини способів покращення характеристик пам'яті в комп'ютерних систем обробки сигналів і зображень найчастіше використовуються наступні: кешування пам'яті, генерація адрес пам'яті, динамічне встановлення часу очікування, спеціалізовані операції звертання до пам'яті.

Широке використання комп'ютерних систем обробки сигналів і зображень в різних областях науки, техніки і виробництва вимагають від них високих технічних характеристик [5,9]. Однією з найбільш широко розповсюджених вимог, що ставиться до комп'ютерних систем обробки сигналів і зображень є забезпечення високої швидкодії. Така проблема, як правило, виникає при обробки сигналів і зображень у реальному часі. Це накладає обмеження на час розв'язання задачі Тр, який не повинен перевищувати часу обміну повідомленнями Т_обм, тобто

Час обміну залежить як від кількості вхідних даних N і їх розрядності n, так і від кількості К, розрядності n_k та частоти F_d надходження даних у каналах. Даний час визначається за формулою

Для забезпечення обробки i-го потоку даних в реальному часі за алгоритмами з складністю R_i продуктивність комп'ютерної системи повинна бути

де N_i-величина і n_i - розрядність i-го вхідного масиву даних; К_і - кількість каналів і їх n_ki - розрядність при вводі i-го потоку даних. Сумарна продуктивність апаратних засобів ЦОС і зображень, яка необхідна для обробки m потоків даних у реальному часі визначається так



Кiлькiсть операцій, яка необхідно для реалiзацiї алгоритму, визначає його складність R_i. Так, наприклад, складність алгоритмів фiльтрацiї, обчислення згорток, кореляційних функцій, дискретного перетворення Фур'є приблизно дорівнює N². Нові методи обчислень, які базуються на матричних операціях, алгоритмах розв'язання систем лiнiйних рівнянь, апроксимації за методом найменших квадратів мають складність N³ [9].

Застосування комп'ютерних систем в апаратурі передачі даних, в контрольно-вимірювальній техніці, в радіолокаційних і гідролокаційних системах та інших областях, де апаратура є бортовою, тобто такою, що возиться, носиться, літає і плаває на відповідних механізмах, накладає жорсткі обмеження на енергоспоживання та масогабаритні характеристики. Конструктивні обмеження при наявній тенденції до росту продуктивності відображаються на архітектурної організації комп'ютерних систем, способах з'єднання з зовнішньою апаратурою та можливістю нарощування обчислювальних ресурсів.

Необхідність задоволення вимог забезпечення масогабаритних характеристик, енергоспоживання, вартості змушує проектувати комп'ютерні системи під заданий клас задач. Крім того, до апаратури ЦОС ставляться високі вимоги за надійністю та забезпеченням перевірки працездатності, швидкої локалізації і знешкодження несправності. Проблема високої надійності апаратних засобів технологій ЦОС виникає при використанні їх в системах управління особливо відповідальними об'єктами, розміщеними на великій відстані від людини або об'єктами, що мають великий зовнішній вплив. Забезпечення високої надійності та діагностики апаратних засобів технологій ЦОС досягається за рахунок НВІС-реалізацій та апаратної і програмної надлишковості.

Не дивлячись на досягнуті успіхи в області автоматизації проектування апаратних засобів ЦОС одним з найтрудоємкіших етапів у їх створенні є етап відлагодження. Для відлагодження засобів ЦОС вони повинні володіти властивостями керованості, спостережуваності і передбачуваності.

Вдосконалення характеристик комп'ютерних систем обробки сигналів і зображень можна досягнути як на рівні схемотехнічних, так і архітектурних рішень. На схемотехнічному рівні можна виділити наступні основні напрямки вдосконалення:

· перехід на НВІС-технологію, застосування спеціалізованих замовних і напівзамовних НВІС, нових високопродуктивних одно кристальних мікро-ЕОМ, мікропроцесорів, трансп'ютерів, мікроконтролерів ;

· інтеграція на кристалі НВІС як можна більше функцій для опрацювання та зберігання даних, а також інтерфейсу для зв'язку з іншими елементами системи;

· апаратна реалізація базових перетворень і базових операцій алгоритмів обробки сигналів і зображень;

· просторове та функціональне розділення внутрішньої пам'яті з широким використанням різних за швидкодією і шириною доступу модулів пам'яті;

· багатоканальний доступ до пам'яті з метою забезпечення декількох звертань на протязі одного командного циклу;

· апаратна реалізації складних алгоритмів генерації послідовності адрес з використанням модульної арифметики;

· гармонійне поєднання можливостей інтегральної технології з розширенням функцій пам'яті, збільшення кількості внутрішніх і зовнішніх каналів доступу та покращення параметрів модулів пам'яті (ємності, швидкодії і т.д.);

· широкого впровадження сучасних методів доступу до даних в пристроях пам'яті - конвеєрний, регістровий, пакетний режими.

На архітектурному рівні вдосконалення характеристик комп'ютерних систем необхідно проводити в наступних напрямках:

· адаптації програмно-апаратних засобів до алгоритмів розв'язання задач;

· забезпечення регулярності, модульності архітектури комп'ютерних систем і широкого використання стандартних елементів;

· локалізації і спрощені зв'язків між елементами системи та використанні баагатошинної організації;

· збільшення пропускної здатності каналів вводу-виводу і розширення їх функцій;

· скорочення кількості внутрішньосистемних пересилань команд, даних і забезпечення балансу між введенням-виведенням та обчисленнями;

· суміщення в часі процесів функціонування максимальної кількості елементів системи;

· використання системи макрокоманд і функціональних розширювачів;

· заміна програмних модулів апаратними;

· розширення використання паралельної і конвеєрної обробки та децентралізації обчислень;

· використання паралельної пам'яті для зовнішнього та внутрішнього обміну;

· адаптація пам'яті до структури даних і специфіки задач, які розв'язують, та забезпечення виконання функцій переставляння, затримки даних на необхідне число тактів.

13. Засоби реалізації алгоритмів і підходи до побудови комп'ютерних систем обробки сигналів

При комп'ютерній обробці сигналів і зображень у реальному часі можуть використовуватися програмні, мікропрограмні або апаратні засоби реалізації алгоритмів. Основними вимогами при виборі засобів реалізації алгоритмів є забезпечення реального часу при високій ефективності використання обладнання.

При програмній реалізації алгоритмів обробки сигналів і зображень обчислювальні процеси переважно розгортаються в часі з великим об'ємом пересилок інформації між оперативною пам'яттю і операційними пристроями. Програмні засоби є доступними для програміста, перед яким виникає задача мінімізації об'єму програм і часу реалізації при заданій точності обчислень. Вказані засоби характеризуються низькою швидкодією і гнучкістю з точки зору можливості модифікації та заміни алгоритмів.

Мікропрограмна реалізація алгоритмів обробки сигналів і зображень передбачає їхнє розгортання як в часі, так і в просторі. При мікропрограмуванні є доступ до системи мікропрограм процесора, що забезпечується застосуванням постійної пам'яті, програмованих логічних матриць, а також оперативних запам'ятовуючих пристроїв, які використовується в якості пам'яті мікропрограм. Прикладом мікропрограмної реалізації є реалізація алгоритмів обробки сигналів і зображень на базі однорідних обчислювальних середовищ. Процесор на базі однорідних обчислювальних середовищ - це двовимірна регулярна матриця процесорних елементів, кожен з яких фізично зв'язаний за входом-виходом з чотирма сусідами - зверху, знизу, зліва та справа [5]. Кожний процесорний елемент може виконувати набір бітових операцій перетворення інформації з вхідних каналів у вихідні. Процесор на базі однорідних обчислювальних середовищ є універсальною системою, тобто в ньому можливо реалізувати довільну обчислювальну функцію. Бітовий рівень процесорного елементу та повна система комутації дозволять реалізувати розпаралелення обчислень на найнижчому бітовому рівні. Це є суттєвою перевагою мікропрограмної реалізації алгоритмів обробки сигналів і зображень. Реалізація в повній мірі потенціальних можливостей мікропрограмних засобів може бути досягнута лише при глибокому вивченні як задачі, яка розв'язується, так і внутрішньої мови процесора. Мікропрограмні засобами реалізації алгоритмів обробки сигналів і зображень в порівнянні з програмними є більш швидкодіючими.

Успіхи в області інтегральної технології дозволяють все більше перекладати реалізацію алгоритмів обробки сигналів і зображень на апаратні засоби, які розгортають обчислення не тільки у часі, а і в просторі. Такі обчислення характеризуються введенням додаткового обладнання і відсутністю проміжних пересилок інформації в процесі обчислення, а також спрощенням функції місцевого управління. В основі структурної організації апаратних засобів лежить принцип адекватного апаратного відображення потокових графів алгоритмів обробки сигналів і зображень на апаратні пристрої, які реалізують функціональні оператори та з'єднані між собою відповідно з потоковим графом алгоритмом [5,9]. Синтезовані за таким принципом структури є алгоритмічними. В алгоритмічних структурах алгоритм виконується над вхідними даними при їх одноразовому проходженні через всі апаратні пристрої. За режимами роботи такі структури діляться на синхронні та асинхронні. В асинхронних (однотактних) структурах обробка даних здійснюється без проміжних запам'ятовувань. Продуктивність таких структур визначається часом виконання найскладніших функціональних операторів Ф_ij алгоритму, які лежать на шляху проходження даних. Кожна однотактна структура є послідовною з точки зору реалізації функціональних операторів Ф_ij. Це є причиною обмеженої швидкодії та неефективного використання обладнання при обробці інтенсивних потоків даних у реальному часі. Тому для обробки потоків даних доцільно використовувати синхронні структури з конвеєрною реалізацією графів алгоритмів, яка передбачає суміщення у часі виконання функціональних операторів алгоритму над різними даними. Апаратні засоби дозволять з максимальною швидкодією реалізовувати алгоритми обробки сигналів і зображень, скоротити витрати на створення та експлуатацію програм і є доступними тільки розробникам архітектури апаратних засобів.

Потрібно відзначити, що всі види реалізації алгоритмів в безпосередньому вигляді зустрічаються досить рідко. На практиці в більшості випадків для реалізації алгоритмів використовуються комбіновані підходи з переважанням одного з перерахованих. Перевага того чи іншого виду засобів реалізації алгоритмів обробки сигналів і зображень визначається вимогами, які висуваються до системи за швидкодією, габаритами та споживаною потужністю.

Умови експлуатації, інтенсивність поступлення даних, складність алгоритмів, за якими здійснюється обробка, та обмеження, що висуваються до габаритів, ваги і споживаної потужності, визначають підходи до проектування комп'ютерних засобів обробки сигналів і зображень у реальному часі [9]. Із множини існуючих підходів до створення комп'ютерних засобів обробки сигналів і зображень у реальному часі розглянемо наступні :

· на основі універсальних і функціонально-орієнтованих процесорів обробки сигналів шляхом розробки спеціалізованого програмного забезпечення;

· процесорного ядра орієнтованого на задачі обробки сигналів і зображень доповненого апаратними розширювачами, які реалізують найскладніші базові операції алгоритмів;

· у вигляді спеціалізованої комп'ютерної системи, архітектура та організація обчислювального процесу в якій відображає структуру алгоритму розв'язання задачі.

Підхід до створення комп'ютерних систем обробки сигналів і зображень у реальному часі на основі універсальних і функціонально-орієнтованих процесорів обробки сигналів шляхом розробки відповідного програмного забезпечення є доступними для широкого кола користувачів. Крім того, дуже суттєвою перевагою цього підходу є можливість використання раніше розроблених програм. При розв'язанні конкретної задачі обробки сигналів або зображень архітектура такої комп'ютерної системи буде надлишковою як у функціональному, так і структурному відношеннях. Такий підхід до створення комп'ютерних систем обробки сигналів і зображень у реальному часі дозволяє опрацьовувати потоки даних з невисокою інтенсивністю надходження.

Підхід до створення комп'ютерних систем обробки сигналів і зображень у реальному часі на базі процесорного ядра доповненого апаратними розширювачами є перспективним, так як він передбачає сполучення універсальних і спеціальних засобів. Процес взаємопроникнення універсального та спеціального, програмного і апаратного дозволяє створити комп'ютерних систем, які ефективно реалізують алгоритми обробки сигналів і зображень та мають широкий діапазон областей застосування. Цей підхід передбачає розробку, відпрацьовування та передачу конструкторської документації на процесорне ядро замовнику з наданням йому можливостей доповнення процесорного ядра необхідними додатковими функціональними вузлами. Звичайно процесорне ядро є завершеним проектом, який конструктивно може бути реалізований у вигляді модуля або спеціалізованої напівзамовної НВІС. За кордоном такий підхід дістав назву core-технологія (core - ядро, серцевина) [2,3,6,9]. В склад комп'ютерних систем, крім процесорного ядра, може входити інтерфейсна логіка, зовнішні та спеціалізовані операційні пристрої, пам'ять і т.д. При такому підході розробка комп'ютерної системи з заданими технічними параметрами зводиться до доповнення процесорного ядра необхідним обрамленням і розробки спеціалізованого програмного забезпечення для розв'язання поставленої задачі.

Спеціалізований підхід до створення комп'ютерних систем реального часу дозволяє досягнути високої продуктивності та є альтернативою вище розглянутим підходам. Для забезпечення обробки потоків даних у реальному часі при високій ефективності використання обладнання необхідно узгодити обчислювану здатність комп'ютерної системи з інтенсивність надходження потоків даних. Таке узгодження досягається вибором необхідної кількості трактів оброки m і їх розрядності n або частоти роботи конвеєра F_к. При створенні орієнтованих на НІВС-реалізації спеціалізованих комп'ютерних систем реального часу з високою ефективністю використання обладнання необхідно використовувати інтегрований підхід, який охоплює методи і алгоритми обробки сигналів і зображень, архітектури спеціалізованих засобів, НВІС-технологію та особливості застосувань. На сучасному етапі розвитку НВІС-технології комп'ютерні системи обробки сигналів і зображень у реального часу доцільно реалізовувати на обчислювальних полях, які є двовимірними регулярними матрицями програмованих користувачем логічних інтегральних схем (ПЛІС), кожна з яких фізично зв'язана за входами-виходами з чотирма сусідами - зверху, знизу, зліва та справа. Використання для побудови обчислювальних полів ПЛІС з динамічним репрограмуванням відкриває нові можливості апаратної реалізації алгоритмів ШІС. Можливості оперативної реконфігурації елементів обчислювального поля дозволяє побудову комп'ютерних систем з багатофункціональним використанням апаратних ресурсів для розв'язання складних задач при їх розбитті на послідовності підзадач, які реалізуються на одному і тому обчислювальному полі, яке оперативно переналаштовується на реалізацію конкретної підзадачі.

14. Базові структури комп'ютерних систем цифрової обробки сигналів

Структури комп'ютерних систем ЦОС в основному є відображенням структури алгоритмів розв'язання задачі на апаратно-програмні засоби [9]. В залежності від складності алгоритмів і вимог застосування вибираються засоби реалізації та степінь деталізації відображення алгоритмів, яка визначається як структурними одиницями інформації, так і складністю виконуваних операцій. Основними засобами реалізації функціональних операторів в комп'ютерних систем ЦОС є алгоритмічні процесори (АП) та функціонально-орієнтовані процесори (ФОП), які реалізуються на базі мікропроцесорів ЦОС. Використання буферної паралельної пам'яті (БПП) в комп'ютерних систем ЦОС зменшує час обміну між процесорами та зводить до мінімуму проблеми, що зв'язані з управлінням системою, упорядкуванням, затримкою та комутацією потоків даних. Особливістю комп'ютерних систем ЦОС з обміном через паралельну пам'ять є можливість програмувати канали зв'язку між процесорами, що з'єднанні з нею.

В залежності від вимог застосування, частоти зміни задач, алгоритму їх розв'язання, розміру та частоти надходження вхідних даних можуть бути синтезовані різні структури комп'ютерних систем ЦОС, які відрізняються як організацією обчислень, так і технічними параметрами. Задача опису всіх можливих структур є нерозв'язною. Тому доцільним є виділення і дослідження узагальнених базових структур високопродуктивних комп'ютерних систем ЦОС, на основі яких можуть бути синтезовані комп'ютерні системи для розв'язання конкретних задач з потрібними параметрами.

14.1 Універсальна комп'ютерна система ЦОС

Комп'ютерна система ЦОС складаються із ядра, обчислюваного поля та підсистем зберігання і введення-виведення. Ядро системи складається із комп'ютера та розширювача інтерфейсу (РІ), забезпечує управління обчислювальним процесом, відображення результатів оброки і при цьому використовує стандартні апаратно-програмні засоби. Обчислювальне поле, яке складається з множини програмованих і алгоритмічних процесорів обробки сигналів, забезпечує необхідну швидкодію та налаштування на реалізацію розв'язання конкретної задачі. Структура універсальної комп'ютерної система ЦОС наведена на рис.14.1.

Рис 14.1 Структура універсальної комп'ютерної системи ЦОС

В універсальній комп'ютерній системі ЦОС використовуються два підходи, які полягають в застосуванні та оптимальному поєднанні універсальних та спеціалізованих засобів.

14.2 Спеціалізовані комп'ютерні системи ЦОС

Матричні асинхронні комп'ютерні системи ЦОС. В основі структурної організації комп'ютерних систем ЦОС лежить матрична мережа, яка є двовимірною сукупністю процесорів, які апаратно-програмно відображають конкретизований потоковий граф алгоритму розв'язання задачі.

Асинхронні комп'ютерні системи ЦОС це системи, в яких обмін між процесорами здійснюється за готовністю проміжних результатів обчислень, відсутня глобальна синхронізація та результати обчислень отримуються асинхронно []. Особливістю більшості асинхронних комп'ютерних систем ЦОС є обчислення, що керуються потоком даних. Базова структура асинхронної алгоритмічної комп'ютерної системи ЦОС на основі масиву АП={АП₁,АП₂,...,АП_р} наведена на рис.14.2, де ПК - пристрій керування; БПП_Вх і БПП_Вих - вхідна і вихідна буферна паралельна пам'ять.

Рис.14.2 Базова структура асинхронної комп'ютерних систем ЦОС комп'ютерних систем ЦОС

Перед початком роботи такої комп'ютерної системи ЦОС здійснюється налаштування АП на виконання відповідних макрооперацій, виконується необхідна комутація між АП та проводиться програмування генераторів адрес вхідної і вихідної БПП на формування необхідної послідовності адреси.

Швидкодія асинхронної комп'ютерної системи ЦОС на базі АП визначається часом обчислення, який дорівнює

де N - розмір масиву даних; m- кількість трактів опрацювання; t_jk - час виконання функціональних макрооператорів Ф_jk, якi лежать на найдовшому шляху виконання алгоритму; n-кількість ярусів алгоритму; t_ЗпВх, t_ЧтВх - часи відповідно запису та читання вхідних даних, t_ЗпР -час запису результатів.

Особливістю асинхронної комп'ютерні системи ЦОС на базі масиву АП є обмежений клас задач. Така комп'ютерна система ЦОС є критичною до зміни або модифікації алгоритмів розв'язання задач, вона вимагає повного їх відпрацювання. Асинхронна комп'ютерна система ЦОС забезпечує опрацювання в реальному часі неперервного потоку даних, що надходять з інтенсивністю

Р_d=m/

Гнучкішою є асинхронна комп'ютерна система ЦОС, в якій замість масиву АП використовується масив ФОП, які з'єднані між собою у відповідності з графом алгоритмом розв'язання задачі. Для реалізації такої комп'ютерної системи ЦОС алгоритм представляється конкретизованим потоковим графом, функціональні оператори якого є складними макроопераціями, що орієнтовані на реалізацію ФОП. Перспективою є структура з множиною ФОП які з'єднані тільки з БПП_Вх і БПП_Вих. В такій комп'ютерній системі ЦОС за рахунок використання БПП можна програмувати зв'язки між процесорами відповідно з потоковим графом розв'язання конкретної задачі. Заміна алгоритму розв'язання задачі в комп'ютерній системі ЦОС на базі ФОП здійснюється шляхом перезапису пам'яті програм процесорів.

Паралельно-потокові комп'ютерні системи ЦОС. В паралельно-потокових комп'ютерних системах ЦОС опрацювання даних здійснюється за конвеєрним принципом. Конвеєризація комп'ютерних систем ЦОС передбачає розділення масиву процесорів на сходинки шляхом введення буферної паралельної пам'яті. При цьому кожна j-а сходинка конвеєра (СК_j) складається з двох компонент - процесорів і буферної паралельної пам'яті.

Структури паралельно-потокових комп'ютерних систем ЦОС з обміном через буферну паралельну пам'ять на базі алгоритмічних і функціонально орієнтованих процесорів наведені відповідно на рис.14.3 а і б, де БПП - буферна паралельна пам'ять; ПрК - процесор керування; АП - алгоритмічний процесор; ФОП - функціонально-орієнтований процесор; СПП - спеціалізована паралельна пам'ять.

Рис.14.3 Базові структури паралельно-потокових систем ЦОС з обміном через паралельну пам'ять: а) на базі алгоритмічних процесорів; б) на базі функціонально-орієнтованих процесорів

Особливістю паралельно-потокових систем ЦОС на базі АП є використання СПП, структура якої адаптована до структури даних і структури алгоритмів розв'язування. Така паралельно-потокова система ЦОС працює з макротактом, який рівний

де g - кількість трактів обробки; t_СПП - час звертання до СПП; t_АП - час виконання найскладнішої макрооперації. В паралельно-потокових системах можуть використовуватися АП як з синхронним, так і асинхронним режимами роботи. Такі системи забезпечують опрацювання потоків даних в реальному часі, що надходять з інтенсивністю Р_d=gT_кап, де T_кап - такт роботи конвеєра АП. Паралельно-потокові системи на базі АП доцільно реалізовувати при повному відпрацюванні алгоритмів розв'язування задач.

Гнучкішими є паралельно-потокові системи на базі ФОП, вони дозволяють оперативно здійснювати модифікацію алгоритмів та перехід на розв'язування нових задач. Перед початком роботи такої системи необхідно здійснити її налаштування на розв'язання заданого класу задач. Ця процедура виконується шляхом завантаження в пам'ять програм ФОП відповідних програм, які є складовими частинами загальної програми. Процес розв'язання задачі починається з завантаження першого масиву вхідних даних і інформації управління, що супроводжує цей масив, в перший БПП₁. В інформації управління вказується код задачі, яку необхідно виконати, розмірність і стан масиву. Інформація управління записується в визначенні адреси БПП₁. Ємність БПП_j сходинки конвеєра визначається розмірами масивів проміжних результатів і керуючої інформації, що їх супроводжує наступним чином:

Q_БПП = 2Nn+2Vn

де N - кількість проміжних результатів; n - розрядність слова; V - кількість слів управління, які супроводжують масив в процесі його опрацювання. Особливістю такої системи є можливість роботи в синхронному або асинхронному режимі. В синхронному режимі паралельно-потокова система синхронізується сигналами переривання, які надходять з ПрК. Період поступлення цих сигналів рівний макротакту роботи системи, який визначається так:



де t_maxMO - час виконання найскладнішого макрооператора.

В асинхронному режимі роботи відсутній спільний такт роботи системи. Перехід j-ої сходинки системи від опрацювання попереднього масиву на наступний здійснюється після завершення j-ою сходинкою опрацювання попереднього масиву і завантаження в БПП_j наступного масиву. Управління роботою паралельно-потокової системи в асинхронному режимі здійснюється шляхом аналізу інформації управління, яка супроводжує масив даних, що передаються між сусідніми сходинками системи.

Паралельно-потокова система забезпечує високу ефективність завантаження апаратних засобів і найбільше відповідає умовам роботи в реальному часі. Застосування паралельної пам'яті для взаємодії між процесорами та сходинками конвеєра зводить до мінімуму проблеми, що пов'язані з синхронізацією роботи процесорів та системи в цілому [].

Для підтримки високої пропускної здатності необхідно, щоб усі сходинки конвеєра мали приблизно одинакові часи обчислення функціональних операторів.

У випадку, коли пропускна здатність конвеєра системи Д_k = L/T_k є меншою чим інтенсивність поступлення даних P_d, = n/T_d, то для забезпечення обробки в реальному часі необхідно паралельне включення декількох таких конвеєрів, кількість яких визначається виразом:

S= P_d / Д_к

де - знак округлення до більшого цілого. Особливістю паралельно-потокової системи є інтерфейс, який в кожному такті роботи забезпечує одночасне введення N даних і виведення g результатів обробки. Реалізація СКС з таким інтерфейсом вимагає значної кількості виводів і великих розмірів кристала, що при реалізації системи у вигляді НВІС, що веде до збільшення її вартості

14.3 Реконфігуровані комп'ютерні системи ЦОС

Реконфігуровані комп'ютерні системи ЦОС зводяться до двох типів: спеціалізованої та проблемно-орієнтованої [9]. Структура спеціалізованої реконфігурованої комп'ютерної системи ЦОС наведена на рис.14.4, де БПП - буферна паралельна пам'ять, ПР - пам'ять реконфігурацій.

Рис.14.4.Реконфігурована комп'ютерна система ЦОС

Структура реконфігурованої комп'ютерної системи ЦОС є гнучкою, оскільки вона забезпечує оперативне переналаштування алгоритму розв'язання задачі.



Рис.14.4 Комп'ютерна система ЦОС на базі реконфігурованих і програмованих процесорів

Структури комп'ютерної системи ЦОС на базі реконфігурованих і програмованих процесорів наведена на рис.14.4. Таку структуру доцільно використовувати для реалізації складних алгоритмів з нерегулярними зв'язками та великою кількістю логічних операцій. На ранніх етапах створення та відпрацювання алгоритмів доцільно використовувати комп'ютерну систем на базі реконфігурованих і програмованих процесорів ЦОС.

15. Базові структури процесорів ЦОС

15.1 Алгоритмічні процесори ЦОС

Структури алгоритмічних процесорів (АП) ЦОС мають повною мірою використовувати можливості НВІС-технології, враховувати вартість площі кристала, а також кількість вхідних і вихідних виводів. Кількість зовнішніх виводів НВІС обмежена рівнем технології та розміром кристала. При розробці структури процесора необхідно узгодити швидкодію обробки інформації в НВІС з швидкодією введення-виведення, тобто з обчислювальною здатністю НВІС, яка визначається як кількістю, так і якістю зовнішніх виводів. Якість зовнішніх виводів визначає затримку переключення зовнішніх зв'язків, які навантажені на ці виводи. За характеристиками введення-виведення визначаються вимоги до ємності внутрішньої пам'яті НВІС. Особливо жорсткі вимоги до введення-виведення висуваються тоді, коли на процесорі розв'язується задача великої розмірності, а ємність пам'яті НВІС не дозволяє розмістити необхідний об'єм даних. В цих випадках необхідно або наростити процесор, або розбити задачу на частини і розв'язувати її послідовно. Другий підхід вимагає перелаштування процесора в процесі розв'язання задачі. З цього випливають два підходи до налаштування АП: перший ґрунтується на програмуванні задачі для процесора, другий - на програмуванні структури [9]. Другий підхід використовується при реалізації АП на базі оперативно реконфігурованих НВІС, що дозволяє міняти конфігурацію сходинок процесора в процесі роботи. Ці два підходи можуть використовуватися як окремо, так і спільно. Одночасне використовуватися двох підходів дозволить створювати високоефективні АП реального часу.

Структури АП ґрунтуються на матричних мережах алгоритмічних операційних пристроїв (АОП), які апаратно відображають узгоджені потокові графи алгоритмів розв'язування задачі. Розв'язування задачі в АП здійснюється за один прохід даних через множину АОП, які виконують всі функціональні оператори потокового графа алгоритму. В такому процесорі вихідні результати Y однозначно визначаються вхідними даними Х і функцією Ф, зашитою в його структурі Y=Ф(Х). У загальному випадку в АП може здійснюватись обробка двовимірних масивів даних X={X_fj} з отриманням матриці результатів

Y={Y_fk}

де f=1,…,N; j=1,…,R; k=1,…,P;N- кількість груп чисел; R і P - кількість входів і виходів процесора [49]. Такі процесори можуть працювати як в асинхронному, так і в синхронному режимах. Для обробки інтенсивних потоків даних найбільше підходять конвеєрні паралельно-потокові АП, які діляться на три типи: спеціалізовані, налаштовуванні та реконфігуровані.

Спеціалізовані паралельно-потокові АП синтезуються на базі спеціалізованої паралельної пам'яті (СПП) та однофункціональних алгоритмічних операційних пристроях (ОАОП). Структура спеціалізованого паралельно-потокового АП наведена на рис.15.1.а, СК - сходинка конвеєра. Перевагою такого АП є висока ефективність використання обладнання, а їх недоліком - неможливість зміни алгоритму роботи. Налаштовуванні АП синтезуються на базі буферної паралельної пам'яті (БПП) та багатофункціональних алгоритмічних операційних пристроях (БАОП) і забезпечують реалізацію заданого класу алгоритмів. Структура налаштовуванного паралельно-потокового АП наведена на рис.15.1.б, де ПК пристрій керування. У таких АП налаштування на виконання необхідного алгоритму здійснюється інформацією на вході К.



Рис.15.1 Структури паралельно-потокових алгоритмічних процесорів:

а) спеціалізована; б) з налаштуванням

Гнучкішою є структура, яка синтезується на базі буферної паралельної пам'яті (БПП), пам'яті реконфігурації (ПР) та реконфігурованих НВІС (рис.15.2). Такі АП є апаратно надлишковими і їх доцільно використовувати на ранніх етапах створення інформаційних технологій при відпрацюванні алгоритмів функціонування.

Рис.15.2 Паралельно-потокові реконфігуровані процесори

Налаштування реконфігурованих паралельно-потокових процесорів на реалізацію необхідного алгоритму здійснюється інформацією з ВхП, яка записується і ПР кожної сходинки конвеєра.

Опрацювання даних у АП здійснюється при подачі тактових імпульсів, які однонаправлено просувають інформацію з входу на вихід, шляхом запису проміжних результатів у спеціалізовану або буферну паралельну пам'ять. Частота надходження тактових імпульсів дорівнює

де t_БПП - час звертання до буферної паралельної пам'яті; t_maxОПjк - час виконання найскладнішого функціонального оператора Ф_jk.

15.2 Програмовані процесори цифрової обробки сигналів

Програмовані процесори ЦОС (ПЦОС) реалізуються на базі однокристальних мікропроцесорів ЦОС шляхом їх доповнення пам'яттю, інтерфейсними і операційними пристроями. Такі процесори мають змінний склад обладнання, який забезпечує оптимізації швидкісних і масогабаритних параметрів і розширює галузі їх застосування [2,3,9]. ПЦОС із змінним складом обладнання просто адаптовуються до вимог конкретних застосувань, забезпечують високу ефективність використання обладнання та можуть використовуватися для синтезу широкого спектру ПЦОС.

Структура ПЦОС зі змінним складом обладнання представляється у вигляді процесорного ядра і довільної кількості пристроїв, які приєднуються до процесорного ядра в залежності від вимог розв'язуваної задачі. Склад процесорного ядра для всіх застосувань є постійним з мінімальною кількістю пристроїв, які перетворюють його у незалежний ПЦОС. Процесорне ядро реалізовується у вигляді процесорного модуля (ПМ), що володіє властивістю до розширення, яка є основною підставою для побудови його на базі сімейства ПЦОС. Основні характеристики ПМ в більшості визначаються особливостями архітектури і технічними характеристиками мікропроцесорів ЦОС. До числа таких характеристик відносяться: довжина інформаційного слова, час реалізації основних команд, обсяг внутрішньокристальної пам'яті даних і програм. Сучасні мікропроцесори ЦОС мають добре розвинуту багатошинну організацію, пристрої множення, зсувачі, пам'яті програм і даних. За рахунок вдалих архітектурних рішень в таких мікропроцесорах вдалось сумістити цифрову обробку з реалізацією алгоритмів управління та логічної обробки []. Самостійно мікропроцесор ЦОС не відповідає вимогам, які ставляться до ПЦОС за ємністю пам'яті, завадостійкістю та навантажувальною здатністю інтерфейсу. Задовольнити такі вимоги можна шляхом доповнення мікропроцесора ЦОС зовнішньою оперативною та багатопортовою пам'яттю, адаптером і розширювачем інтерфейсу. Структура ПМ на базі мікропроцесора ЦОС наведена на рис.15.3, де ПК - пристрій керування; МП - мікропроцесор; БП - багатопортова пам'ять; ОЗП - оперативний запам'ятовуючий пристрій; АІ - адаптер інтерфейсів; РІМП - розширювач інтерфейсу мікропроцесора.

Застосування БП для взаємодії між ПМ і зовнішніми пристроями зменшує час обміну та розв'язує проблеми пов'язані з синхронізацією їх роботи.



Рис.15.3 Структура процесорного модуля

Особливістю структурної організації ПМ є відділення процесорного ядра від зовнішніх пристроїв, що дозволило підвищити завадостійкість і сумістити у часі роботу процесорного ядра та зовнішніх пристроїв.

15.3 Процесори швидких косинус- і синус-перетворень Фур'є

В основі структурної організації процесорів швидких косинус- і синус-перетворень Фур'є (ШКПФ-ШСПФ) лежить матрична мережа, яка є двовимірною сукупністю ПЕ, які апаратно реалізують базові операції (БО) та з'єднані між собою відповідно до графа алгоритму ШКПФ-ШСПФ (рис.15.4).



Рис.15.4 Граф алгоритму ШКПФ-ШСПФ

Апаратне відображення графа модифікованого алгоритму ШКПФ-ШСПФ на ПЕ, які складаються з операційних пристроїв і конвеєрних регістрів, дозволяє отримати матричний конвеєрний процесор. Такий процесор повинен забезпечити неперервну обробку потоку даних, що надходять з інтенсивністю P_d=kn_dF_d. Структура матричного процесора 16-точкового ШКПФ-ШСПФ, який працює за конвеєрним принципом, наведена на рис.15.5, де ТІ - вхід тактових імпульсів; RS - вхід скиду; СК - сходинка конвеєра.



Рис.15.5 Структура матричного конвеєрного процесора 16-точкового ШКПФ-ШСПФ

Схеми основних ПЕ, на базі яких реалізується такий процесор, наведені на рис.15.6, де См - суматор; Вд - віднімач; КПМ - конвеєрний пристрій множення, який працює з тактом рівним часу спрацювання суматора та регістра

Т_к1=t_См+t_Рг.



Рис.15.6. Схеми процесорних елементів

Розроблений матричний процесор 16-точкового ШКПФ-ШСПФ забезпечує наступну інтенсивність обробки

Особливістю матричного процесора ШКПФ-ШСПФ є інтерфейс, який в кожному такті роботи забезпечує одночасне введення 16 даних і виведення 16 результатів обробки. Реалізація процесора з таким інтерфейсом вимагає значної кількості виводів і великих розмірів кристала. Апаратні витрати на реалізацію матричного процесора ШКПФ-ШСПФ обчислюються за наступною формулою

W₁=4N(1+log₂N)W_Рг+(N/2+Nlog₂N)W_См+W_Пк+NW_КПМ

де N-розмірність перетворення; W_Рг, W_См, W_Пк, W_КПМ - апаратні витрати відповідно на регістр, суматор, пристрій керування та конвеєрний пристрій множення.

Для синтезу процесора з меншою кількістю виводів використовують лінійну проекцію потокового графа модифікованого алгоритму ШКПФ-ШСПФ на вісь паралельну передачі даних. При цьому для кожного ярусу формується проекція БО - макрооператор та проекція каналів передачі даних оператор зберігання. Для відтворення потокового графу модифікованого алгоритму ШКПФРБ-ШСПФРБ на базі макрооператорів та операторів зберігання для кожного ярусу вводяться оператори управління, які визначають послідовність операцій у ПЕ та керують обчислювальним процесом у відповідності із структурою алгоритму

При апаратному відображені лінійної проекції графа алгоритму макрооператор і оператор зберігання кожного ярусу реалізується ПЕ, а оператори управління пристроєм керування. Структурна схема потокового процесора 2-4-8-16-точкового ШКПФ-ШСПФ наведена на рис.15.7, де ТІ - вхід тактових імпульсів; РП - вхід задання розміру перетворення; cos/sin - вхід задання виду перетворення; СПП - спеціалізована паралельна пам'ять; СВ - суматор-віднімач; КПМ - конвеєрний пристрій множення. Обробка даних в процесорі здійснюється за конвейєрним принципом з тактом

Т_к1=t_См+t_Рг+t_Км

де t_Рг, t_См і t_Км - час спрацювання відповідно регістра, суматора і комутатора. Інтенсивність обробки даних у розробленому процесорі визначається за наступною формулою

Рис.15.7 Структурна схема 2-4-8-16-точкового процесора ШКПФ ШСПР

Для реалізації 16-точкового перетворювання ШКПФ-ШСПФ використовуються п'ять послідовно з'єднаних процесорних елементів (ПЕ), перший з яких здійснює виділення парної та непарної складових, другий базову операцію виду a'=(a+b)R_j, b'=(a-b)R_j, а решта - її спрощений варіант a'=a+b, b'=a-b. До складу ПЕ₃, ПЕ₄ і ПЕ₅ входять суматор-віднімач СВ, комутатор Км і пристрій затримки, що складається з набору регістрів Рг. Схема таких ПЕ наведена рис.15.8.

Рис.15.8. Схема процесорного елемента

Затримка інформації в ПЕ_j, де j=3, 4, 5, визначається його порядковим номером j та дорівнює Z_j=2^j-3. Процесор забезпечує виконання 2-4-8- чи 16-точкового ШКПФ-ШСПФ, при цьому тактова частота роботи прийому і видачі даних не залежить від розмірності перетворення. Апаратні витрати на реалізацію такого процесора рівні

W₂=(1+2log₂N)W_CB+2W_КПМ+2W_СПП+(2+2log₂N)W_Км+(N+2log₂N)W_Рг+W_4Км+W_ПК

де W_Рг, W_СВ, W_ПК, W_КПМ, W_Км, W_4Км, W_СПП - апаратні витрати відповідно на регістр, суматор-віднімач, пристрій керування, конвеєрний пристрій множення, двовходовий комутатор, чотиривходовий комутатор і спеціалізовану паралельну пам'ять.

16. Задачі і основні принцип проектування комп'ютерних систем цифрової обробки сигналів

На сучасному етапі розвитку інтегральної технології основною метою проектування комп'ютерних систем ЦОС є отримання модульної та регулярної структури орієнтованої на НВІС-технологію. Вихідною інформацією для проектування високопродуктивних комп'ютерних систем ЦОС є:

алгоритми розв'язання задачі;

кількість вхідних даних N;

інтенсивність вхідного потоку даних Р_d;

вимоги до інтерфейсу САЗ, включаючи частоту приймання та видачі інформації;

розрядність вхідних даних і точність обчислень;

техніко-економічні вимоги і обмеження.

При проектуванні комп'ютерних систем ЦОС необхідно забезпечити реалізацію заданих алгоритмів розв'язання задачі в реальному часі при мінімальних апаратних затратах. Перехід від алгоритму розв'язання задачі в реальному часі до структури комп'ютерних систем ЦОС формально зводиться до мінімізації апаратних затрат

де W_CАЗ, W_ПУ, W_ІП, W_П,W_ПЕ - апаратні затрати відповідно на комп'ютерну систему ЦОС, пристрої управління, інтерфейсні пристрої, пам'ять, і-тий процесорний елемент, m_i - кількість процесорних елементів і-го типу, при забезпеченні у залежності від виду надходження даних однієї з наступних умов