Принципи функціонування, вибору й практичної реалізації електронних пристроїв різного призначення

Размещено на http://www.allbest.ru/

44

Размещено на http://www.allbest.ru/

Анотація

Методична розробка для самостійної роботи складеться із розділів та тем передбачених згідно з учбовою програмою на самостійну роботу.

Дана розробка присвячена, в цілому, вивченню основних цифрових пристроїв і написана відповідно до програми курсу “Комп'ютерна схемотехніка” для студентів, що навчаються по спеціальностях 5.05010301 „ Розробка програмного забезпечення”

У даній методичній розробки викладені в стислій і доступній формі основні розділи програми курсу за темами для самостійного навчання, розглянуті принципи функціонування, вибору й практичної реалізації електронних пристроїв різного призначення, методи їх аналізу й розрахунків. Особлива увага приділяється питанням практичної побудови цифрових електронних пристроїв.

Зміст

1. Логічні функції й елементи

1.1 Основні положення алгебри-логіки

1.2 Перемикальні функції

1.3 Умовні позначки логічних функцій на схемах

1.4 Схемні особливості логічних елементів

1.4.1 Базовий логічний елемент

1.5 Елемент із відкритим колектором

1.6 Елементи логіки й розширники

1.7 Тристабильні елементи

1.8 Тимчасові параметри логічних елементів

1.9 Перехідні процеси в логічних схемах

2. Послідовні схеми

2.1 Тригери

2.2 D - тригер зі статичним управлінням

2.3 D - Тригер з динамічним управлінням

2.4 Взаємні перетворення тригерів

3. Дешифратор

4. Демультиплексор

4.1 Збільшення розрядності дешифраторів і демультиплексорів

5. Мультиплексор

6. Шифратор (пріоритетний, непріоритетний)

7. Схема порівняння кодів

8 Схема контролю парності (непарності)

9 Лічильники

9.1 Лічильники з послідовним перенесенням

9.2 Лічильники з паралельним перенесенням

9.3 Реверсивні лічильники

9.4 Лічильники з довільним коефіцієнтом рахунку не рівним 2n

10 Збільшення розрядності комірки пам'яті

11 Збільшення кількість комірок пам'яті

1. Логічні функції й елементи

1.1 Основні положення алгебри-логіки

На відміну від аналогових електронних пристроїв, у цифрових пристроях (ЦП) вхідні й вихідні сигнали можуть ухвалювати обмежену кількість станів. Відповідно до логічної угоди ( ДЕРЖСТАНДАРТ 2.743-82), залежно від конкретної фізичної реалізації елементів ЦП, більш позитивному значенню фізичної величини, "H" - рівень, відповідає стан "логічна 1", а менш позитивному значенню, "L - рівень" - "логічний 0". Така угода називається позитивною логікою. Зворотне співвідношення називається негативною логікою. У Гості 19480 - 89 дані найменування, визначення й умовні позначки основних параметрів і характеристик цифрових мікросхем.

Теоретичною основою проектування ЦП є алгебра-логіки або булева алгебра, що оперує логічними змінними. Для логічних зміни, що ухвалюють тільки два значення, існують 4 основних операції. Операція логічне "И" (AND) кон'юнкція або логічне множення, позначається * або /\. Операція логічне "АБО" (OR), диз'юнкція або логічне додавання, позначається + або \/ . Операція логічне "НЕ" (NOT), зміна значення, інверсія або заперечення, позначається рисою над логічним вираженням. Інверсія іноді буде в тексті позначатися знаком " ~ ". Операція еквівалентності позначається "=" . Наступні співвідношення є аксіомами.

(1)	0 + 0 = 0		1 * 1 = 1	(1')
(2)	1 + 1 = 1		0 * 0 = 0	(2')
(3)	1 + 0 = 0 + 1 = 1		0 * 1 = 1 * 0 = 0	(3')
(4)	~1 = 0		~0 = 1	(4')

З (1, 2) і (1',2') випливає: x + x = x і x * x = x. (5)

З (1, 3) і (2',3') випливає: x + 0 = x і 0 * x = 0. (6)

З (2, 3) і (1',3') випливає: 1 + x = 1 і x * 1 = x. (7)

З (3) і (3') випливає: x +~x = 1 и~x * x = 0. (8)

З (4) і (4') випливає: ~(~x) = x. (9)

І, нарешті, з (1,1'), (2,2'), (3,3') і (4,4') випливає:

~( x0+x1 ) = ~x0 * ~x1 і ~( x0 * x1) = ~x0 + ~x1 . (10)

Останні вираження (10) називають принципом подвійності або теоремою Де Моргана (інверсія логічної суми дорівнює логічному добутку інверсій і навпаки). Співвідношення подвійності для n змінних, часто записують у вигляді:

~(x1 + .. + xn) = ~x1 * . .* ~xn і ~(x1 * .. * xn) = ~x1 + .. + ~xn (11)

На функції И и АБО поширюються звичайні алгебраїчні закони - переміщувальний, сполучний і розподільний, які легко доводяться методом перебору: x1 op x0 = x0 op x1 - переміщувальний,, x2 op x1 op x0 = (x2 op x1) op x0 - сполучний і x2*(x1+x0) = (x2*x1) + (x2*x0) і x2 + (x1*x0) = (x2+x1) * (x2+x0) - розподільний, де операція op може бути, або И, або АБО. Поряд із трьома основними логічними функціями, називаними також перемикальними, існують і інші.

1.2 Перемикальні функції

Для n - логічних змінних (аргументів) існує 2n їх комбінацій або двійкових наборів. На кожному такому наборі може бути визначене значення функції 0 або 1. Якщо значення функції відрізняються хоча б на одному наборі, функції - різні. Загальне число перемикальних функцій (ПФ) від n аргументів рівно N=22n. Для n=2, N=16. При n=3, N=256 і далі дуже швидко росте. Практичне значення мають 16 функцій від 2-х змінних, тому що будь-яке складне вираження можна розглядати як композицію з найпростіших. У таблиці 1 наведені деякі із ПФ для n=2. i-номер набору вхідних змінних x1 і x0.

Функція "И" дорівнює одиниці, якщо дорівнюють одиниці ВСІ її аргументи. Функція "АБО" дорівнює одиниці, якщо дорівнює одиниці ХОЧА Б один аргумент. Функція ", ЩО ВИКЛЮЧАЄ АБО" (XOR) дорівнює одиниці, якщо дорівнює одиниці ТІЛЬКИ один її аргумент.

1.3 Умовні позначки логічних функцій на схемах

УГП логічних елементів: а) Інвертор, б) АБО, в) И, г), Що Виключає АБО, д) АБО-НЕ, е) І-НЕ.

Кількість входів логічного елемента, що брав участь у формуванні логічної функції, називається коефіцієнтом об'єднання - Коб ( не плутати з коофіціентом розвітвлення). В усіх вище наведених схем, за винятком інвертора, коефіцієнт об'єднання рівний двом. Промисловістю випускаються схеми з Коб=2,3,4,8. Для одержання схем з іншим числом входів основні елементи можна поєднувати. Наприклад, якщо потрібно п'яти входова схема И, те її можна одержати, використовуючи сполучний закон у такий спосіб: x0 * x1 * x2 * x3 * x4 = (x0*x1) * (x2*x3*x4) = (x0*x1) * x2 * x3 * x4, тобто потрібні дві двох входові й одна трьох входові схеми И, для першого варіанта, або одна двох входова й одна чотирьох входова - для другого (мал.1).

Можна використовувати й восьми входову схему И, подавши на незадіяні входи "1", або деякі зі змінних, відповідно до виражень (5) или (7).

1.4 Схемні особливості логічних елементів

Наведені вище логічні елементи (ЛЕ) И, АБО, НЕ, І-НЕ й інші можуть мати деякі схемотехничні особливості.

1.4.1 Базовий логічний елемент

На малюнку наведена спрощена схема Й-НЕ і його умовна позначка.

Напруги на базах транзисторів VT1 і VT2 перебувають у противофазі й, якщо x0*x1=1, те нижній транзистор відкритий, а верхній закритий, тому що ~(x0*x1)=0 . Потенціал колектора VT2 у цьому випадку приблизно дорівнює нулю й отже y=0. При інших значеннях x0 і x1 нижній транзистор закритий, а верхній відкритий і на виході схеми - високий рівень, тобто схема працює як елемент І-НЕ. Виходи декількох БЛЕ категорично не можна з'єднувати разом, тому що, якщо n-1 елементів перебувають у стані "1", а n-ий у стані "0", те n-1 транзисторів VT1 будуть "зливати" (sink) струми в єдиний транзистор VT2 n-го елемента. Сумарний струм може перевищити припустиме значення й VT2 вийде з ладу.

1.5 Елемент із відкритим колектором

Логічний елемент І-НЕ з відкритим колектором (ВК) (див.мал.2. ліворуч) позначається в поле елемента ромбом з рисою внизу.

До відкритого колектора зовні можуть підключатися резистори, обмотки реле й двигунів, світо діоди і т.д. Відкриті колектори декількох елементів на відміну від базового логічного елемента можуть з'єднуватися разом, утворюючи "монтажне И" (мал.2 - праворуч) для прямих значень змінних тому що y=y0*y1=1 при y0=y1=1. Іноді таку схему називають "монтажне АБО", тому що y = ~(x0*x1) * ~(x2*x3) відповідно до співвідношенням двойственності рівно ~(x0*x1 + x2*x3) (мал.2). Логічний елемент И с відкритим емітером, позначається ромбом, але з рисою зверху.

1.6 Елементи логіки й розширники

Такі схеми поєднують кілька елементів И, підключених виходами до елемента АБО-НЕ (мал.3). Якщо кількості змінних a,b,..e недостатньо, використовуються елементи-розширники, що підключаються до входів розширення C і E (входи для відкритих колектора й емітера). Символ &1 позначає функцію И, поєднувану по АБО (мал.4). Тут і далі символом * позначаються допоміжні входи в логічних елементів.

У цих схемах, як і взагалі в елементах АБО, не використовуваний вхід АБО буд.б. підключений до 0. Тому, якщо одна із секцій И незадіяна, на один з її входів необхідно подати 0. А якщо ні, то Y завжди буде рівний 0. Це особливість схем, виконаних по ТТЛ(Ш) технології, тому що непідключений логічний вхід цих схем еквівалентний логічної 1 (правда при цьому погіршуються деякі характеристики мікросхеми).

1.7 Тристабильні елементи

Поряд із двома логічними станами існує третій технологічний стан, коли вихід елемента відключається від внутрішньої схеми. При цьому опір між виходом і "землею" стає дуже більшим і вихід мікросхеми не виявляє ніякого впливу на підключені до нього виходи інших мікросхем. Виходи декількох таких елементів також можуть з'єднуватися разом. Таке включення, різновид "монтажного И", застосовується там, де кілька джерел сигналів по черзі підключаються до входів одного або декількох приймачів, не заважаючи один одному. Третій стан називають також високоімпедансним або Z - станом. Схема Й-НЕ з Z-Станом виходу наведена на мал.5. ліворуч, а її умовна позначка - праворуч.

Якщо сигнал ~OE=0, транзистор VT3 закритий і включені зустрічно діоди не виявляють впливу на логічні виходи елемента І. Напруги на базах транзисторів VT1 і VT2 перебувають у противофазі й, якщо x0*x1=1, то верхній транзистор закритий, а нижній відкритий. Потенціал колектора VT2 приблизно дорівнює нулю й отже y=0. При інших значеннях x0 і x1 нижній транзистор замкнений, а верхній відкритий і на виході схеми - високий рівень, тобто при ~OE=0 схема працює як звичайний елемент И-НЕ. Картина суттєво зміниться при ~OE=1. Транзистор VT3 відкриється до насичення й на базах транзисторів VT1 і VT2 потенціал опуститься приблизно до нуля, замикаючи їх. Вихід "y" виявиться відключеним від внутрішньої логічної схеми. На схемах тристабильні елементи позначаються ромбом з поперечною рисою або буквою Z.

Такі елементи використовуються там, де необхідна передача інформації з одній лінії від декількох джерел до одному або декільком приймачам. Причому, тому що лінія одна, те щоб виходи пасивних джерел не спотворювали інформацію на виході активного джерела, вони повинні переводитися в третій стан. Z - стан використовується із цієї причини в мікросхемах пам'яті, шинних формувачах.

Додатковий інверсний вхід належить до категорії керуючих або функціональних. Функція входу зашифрована в його позначенні (Output Enable - дозвіл виходу (~OE)),а значення активного рівня на цьому вході, при якім функція виконується, рівно 1, якщо вхід прямій, і рівно 0, якщо вхід інверсний, як на схемі.

1.8 Тимчасові параметри логічних елементів

Розглянемо реакцію інвертора на зміну вхідного сигналу (мал.9). Інерційні властивості інвертора приводять до затримки сигналу при його проходженні від входу до виходу.

Процес зміни напруги від низького рівня L до високого H, називається фронтом сигналу (позитивним перепадом, позитивним фронтом), а зворотний процес - спадом (негативним перепадом, негативним фронтом). Якщо суттєво їх взаємне розташування, то фронт може бути переднім і заднім. Тривалість фронтів на мал.9 позначена t1,0 - негативний і t0,1 - позитивний.

Величинами tзд.р.0,1 і tзд.р.1,0 позначається час затримки поширення сигналу від входу до виходу при переході з 0 в 1 і навпаки (мал.9). Мінімальна тривалість імпульсу на вході елемента tи.мін пропорційна середньому значенню tзд.р.порівн. рівному напівсумі tзд.р.0,1 і tзд.р.1,0. Максимальна частота вхідних імпульсів Fмакс обернено пропорційна tзд.р.порівн. Зі сказаного випливає, що швидкодія елемента тем вище, чим менше tзд.р.порівн.

Швидкодія схеми залежить також від алгебраїчної форми вистави ЛФ. Нехай y = a*b + c*a + d = a*(b+c)+d. Першій формі (ДНФ) відповідає схема (A), а другий - схема (B) див. мал.10.

Якщо середній час затримки сигналу в кожному елементі однаково, то 2tзд.р.порівн. < 3tзд.р.порівн. і двох'ярусні схеми (СДНФ) у загальному випадку швидше. Правда в записі з дужками може поменшитися кількість елементів і/або провідників (у схемі (B) на одне проведення менше).

1.9 Перехідні процеси в логічних схемах

Відмінність часу затримки tзд.р. від нуля при проходженні сигналу через логічну схему може приводити до виникнення перешкод у вихідному сигналі. Ці перешкоди мають вигляд коротких імпульсів, і в деяких випадках приводять до серйозних збоїв у роботі схем. Розглянемо пристрій на мал.11. Якщо елементи схеми не вносять затримки сигналу, а x0 і x1 перебувають у противофазі, тобто x0 = ~x1, то y = ~(x1 * ~x1) = 1. Якщо ж кожний з п'яти ЛЕ має затримку tзд.р., тоді x0' запізнюється відносно x0 на 4tзд.р. і на виході схеми виникає незапланований "негативний" імпульс (інтервал 1..2), зрушений на tзд.р. елемента Й-НЕ (інтервал 0..1). Процес проходження вхідних сигналів до загального виходу називається змаганнями або "перегонами".

Шкідливий ефект "гонок" може бути усунуто декількома способами, один з яких полягає в додаванні до ЛФ додаткового доданка. Нехай деяка ЛФ рівна

F = x1*x2 + ~x1*x0, тоді при x2=x0=1 може з'явитися перешкода, викликана тим, що сигнал ~x1 затриманий відносно x1 на величину затримки інвертора (див. мал.12).

Додавання зайвого імпликанта (у таблиці обведений крапками) усуває проблему, тому що при критичній ситуації, коли x2=x0=1, додаткова складова x0*x2=1 і функція F = x1*x2 + ~x1*x0 + x0*x2 рівна завжди 1 при x2=x0=1.

У пристроях індикації такі короткі перешкоди можна ігнорувати, тому що вони будуть непомітні для очей.

2. Послідовні схеми

У послідовних схемах (ПС) вихідні сигнали залежать не тільки від комбінацій вхідних, але й від значень самих вихідних сигналів у попередній момент часу. Для роботи ПС принципове значення має час затримки розповсюдження tзд.р. Найпростішої ПС є тригер.

2.1 Тригери

Тригером називають послідовну схему з позитивним зворотним зв'язком і двома стійкими станами 0 і 1 ( тобто тригер має властивість пам'яті) . У загальному випадку тригер може мати асинхронні входи попередньої установки, тактовий або синхронізуючий і інформаційні входи. До основних типам тригерів ставляться:

- тригер з роздільною установкою станів ( Rs-Тригер),

- тригер "засувка" (D - тригер),

- універсальний тригер (JK - тригер),

- тригер з рахунковим входом (T - тригер).

По способу запису інформації тригери підрозділяються на асинхронні й синхронні або тактуемі, а по способу керування - на тригери зі статичним керуванням (одиничним або рідше нульовим рівнем тактового сигналу) і тригери з динамічним керуванням (позитивним - з 0 в 1, або негативним - з 1 в 0 фронтом тактового сигналу). В останньому випадку говорять про тригери із прямим або інверсним динамічним входом керування.

2.2 D - тригер зі статичним управлінням

D - тригер має два входи: інформаційний вхід D(аtа) і вхід керування записом/запам'ятовуванням L(oad)/L(atch) - звідси його друге ім'я : "засувка". Останній вхід часто позначають символом C(lock). Вихідний сигнал Q ухвалює значення рівне вхідному D при L = 1 і зберігає попереднє значення Q(t+dt) = Qt при L = 0. Таблиця станів тригера має вигляд:

Q і X - можуть ухвалювати будь-які значення, але Q у межах одному рядка, незмінно. Таблиця Карно дана на мал.41. Сполучний імплікант доданий для одержання схеми вільної від "гонок" і від інверсії вхідних величин.

Q(t+dt) = ~L*Qt + L*D + D*Qt = L*D + Qt(~L + D) = L*D + Qt((~L + D)*(~L + L)) = L*D + Qt*((~L + D*~L) + D*L) = L*D + Qt*(~L + D*L) = ~(~(L*D) * ~(Qt*(D*L + ~L))) = ~(~(L*D) * ~(Qt*~(~(D*L) * L))).

Цій формулі відповідає схема й умовна позначка на мал.41, у центрі й праворуч.

Якщо в рівняння замість ~(D*L) * L підставити ~(D*L) * L = (~D + ~L)*L = ~D*L вийде реалізація D-Тригера з використанням RS- тригера, але з'являється додатковий інвертор. На мал.42 наведена схема такого тригера, доповнена асинхронними інверсними входами установки й скидання ~S і ~R (ці два перехресні зв'язки показані подвійними лініями).



Якщо на вхід ~s подати активний сигнал 0, а на вхід ~r одиницю, то Q=1 незалежно від сигналів на інших входах елемента 3. На виході 2-го елемента по тій же причині теж одиниця. Три одиниці зустрічаючись на входах елемента 4, дають на його виході нуль, який потрапляючи на вхід 3-го елемента підтверджує його стан. Тригер установлюється в одиницю. Причому сигнали D і L не впливають на цей процес. У силу цього, асинхронні входи (~S і ~R) мають найвищий пріоритет. Внаслідок симетричності асинхронних зв'язків, аналогічно протікає процес при ~S=1 і ~R=0, але тригер, природно скидається (Q = 0). Рівняння синхронного D-Тригера з асинхронними входами скидання/установки ~S і ~r записується в наступному виді:

Q(t+dt) = S + ~R * (~L*Qt + L*D + D*Qt). (27)

У цьому вираженні до дужок записане рівняння асинхронного Rs-Тригера, а в дужках рівняння D-Тригера. Неважко побачити, що при ~S = 0 (S = 1) і ~R = 1 усе вираження дорівнює одиниці (установка тригера в "1"), а при ~S = ~R = 1, Rs-Тригер "відключається" і схема функціонує, як D-Тригер. Тимчасові діаграми роботи тригера наведені нижче.



З моменту часу t0 до моменту t1 сигнал завантаження L = 1 (на входах ~R і ~s пасивний рівень) і дані із входу D безперешкодно проходять на вихід Q (властивість прозорості D-Тригера зі статичним керуванням видне особливо наочно). У момент t1 тригер стає непрозорим, інформація защелкується й останнє значення на виході буде зберігатися до приходу нульового рівня на вхід ~R у момент t2. Стан Q = 0 не зміниться навіть при L = D = 1 у момент t3. Тригер установиться тільки в момент t4 по сигналу ~S = 0. Якщо повернутися до мал.41 і забрати з умовної позначки тригера вхід C, вийде повторювач і інвертор, як на наведеному малюнку, і ця схема не буде мати властивості пам'яті.

Тому асинхронних D - тригерів у природі не існує й визначення "синхронний" стосовно D-Тригеру є надлишковим.

2.3 D - Тригер з динамічним управлінням

Відрізняється від статичного D-Тригера властивостями L(C) входу. Запис інформації відбувається тільки в момент переходу тактового сигналу L з 0 в 1. При постійнім значенні L=0, L=1 або негативному перепаді тригер зберігає попередню інформацію, тобто не має властивість прозорості (див.таблицю станів 7). тригери, що промислово асинхронними інверсними входами установки й скидання ~S і ~R (мал.43).

Q і X - ухвалюють будь-яке значення, але Q у межах одному рядка, незмінно. На схемах прямі динамічні входи D- тригера позначаються похилою рисою "ліворуч - знизу - вправо - нагору" або стрілкою усередину.

Тимчасові діаграми тригерів з динамічним входом суттєво змінюються. Дія асинхронних входів таке ж, як в D-Тригері зі статичним керуванням, тому на тимчасових діаграмах вони не зазначені (мал.44).

2.4 Взаємні перетворення тригерів

JK тригер перетвориться в динамічний D - тригер підключенням інвертора до входу K (мал.47-1), при цьому із чотирьох комбінацій сигналів: J=K=0, J=K=1, J=0 K=1, J=1 K=0 здійснені будуть дві останні, тобто синхронні установка й скидання. Якщо необхідний прямій синхро вхід, до входу C підключається ще один інвертор. На мал.47-2 JK тригер включений за схемою T - тригера з рахунковим входом (J=K=1). Рахунок можна перервати, подавши на один з асинхронних входів 0.

D-Тригер з динамічним керуванням також перетвориться в T-Тригер, шляхом уведення зворотного зв'язку з інверсного виходу на вхід D. Тоді Q(t+dt) = D, але D у свою чергу рівно D = ~qt і, отже Q(t+dt) = ~qt, тобто нове значення на виході тригера є інверсією старого з кожним вступом позитивного перепаду тактового імпульсу C (мал.).

І, нарешті, кожної з перерахованих тригерів може бути використаний у якості асинхронного RS-тригера с інверсними входами (мал.48-3), незважаючи на інші сигнали, що пояснюється найвищим пріоритетом входів ~S і ~R.

Схема на мал. дозволяє оцінити максимальну частоту вхідних імпульсів Fmax на тактовому вході D-Тригера в рахунковому режимі. У довідниках приводиться затримка активного фронту сигналу від входу C до моменту встановлення нового значення сигналу на виході тригера tзд.р.тр. = tba (мал.48-4). Рідше приводиться час випередження установки tуст = tab інформаційним сигналом на вході D, активного фронту сигналу C. Новий активний фронт повинен зробити не раніше закінчення інтервалу часу рівного сумі цих двох тимчасових параметрів. Звідси випливає, що максимальне значення Fмакс. розподілу < 1 / (tзд.р.тр. + tуст). Існує ще один параметр th - час утримання (hold) інформаційного сигналу відносного тактового (синхронізуючого), однак цим часом звичайно можна зневажити.

3. Дешифратор

Дешифратор (ДШ) перетворить двійковий код на входах в активний сигнал на тому виході, номер якого дорівнює десятковому еквіваленту двійкового коду на входах. У повному дешифраторі кількість виходів m = 2n, де n - число входів. У неповному ДШ m < 2n. По визначенню повний ДШ повинен генерувати 2n вихідних ЛФ, певних на всіх наборах з n - вхідних змінних, тобто мінтермів. Розглянемо ДШ із n=2 і m=4, називаний також дешифратором "2 в 4" і доповнимо його входом дозволу виходів OE. Активним рівнем сигналу на прямих входах/виходах буде 1, а на інверсних - 0. По цьому визначенню заповнимо таблицю відповідності, де величина x може ухвалювати будь-які значення.

Таблиця Карно для виходу y0 і 3-х вхідних змінних буде мати вигляд:

Прямокутник, складений з 1-них кліток містить тільки одну таку клітку, тому логічна функція виходу y0 буде мати вигляд: y0 = OE*~a1*~a0. Аналогічно отримані інші три рівняння. Перетворимо отримані для yi рівняння за допомогою аксіоми подвійного заперечення до базису И-НЕ: y0 = ~(~(OE*~a1*~a0)). Розв'язку відповідає схема на мал.13.

Схема обведена "..." має умовна позначка (A), а схема в комах - позначення (Б). Можливі також ще 2 комбінації прямих і інверсних входів і виходів У и Г.

Пояснити роботу ДШ можна за допомогою тимчасових діаграм для схеми (Б). Під час дії сигналу ~OE=1 на нижніх входах елементів І-НЕ(0..3) є присутнім OE=0, і незалежно від значень a0,a1, вихідні значення ~yi=1, а yi=0, що й видне з мал.13. У ці відрізки часу t0..t1 і t2..t3 виходи "заборонені", тобто на прямих виходах yi установлюється пасивний рівень "0", а на інверсних виходах пасивна "1". В інтервалі t1..t2 сигнал ~OE=0(OE=1) і значення yi залежать тільки від змінних a1,a0. Якщо код на входах A1A0=10, що відповідає десятковій двійці, на входах другого елемента Й-НЕ зберуться 3 логічних "1". Сигнал ~y2=0, а y2=1, що видне на діаграмі y2. Замість інвертора OE, може застосовуватися більш складна схема, показана на мал.14. Тут OE=1 у випадку, коли ~OE1 = ~OE2 = 0 і OE3 = 1.



Така схема застосовується в дешифраторі "3 в 8" типу 1533ИД7(555ИД7), умовна позначка якого наведено на мал.15. Дешифратори широко застосовуються в обчислювальній техніці, як частина більших інтегральних схем, для вибору одного з декількох зовнішніх пристроїв (ЗП) при обміні даними між ним і мікропроцесором. У цьому випадку на входи ai подаються сигнали, називані адресою ВУ, а входи називаються адресними.

4. Демультиплексор

Пристрій передавальне сигнал з інформаційного входу на один з виходів, причому номер цього виходу дорівнює десятковому еквіваленту двійкового коду на адресних входах, називається демультиплексором (ДМ). У якості ДМ може використовуватися дешифратор, у якого замість сигналу OE подається інформаційний сигнал x. Наприклад, якщо на входи подати код a1a0=10(BIN)=2(DEC), те сигнал x з'явиться на виході y2, а на інших виходах yi=0. На мал.16. дані умовна позначка ДМ "1 в 4" і його механічний аналог.

4.1 Збільшення розрядності дешифраторів і демультиплексорів

На мал.17 показане з'єднання двох ДШ "3 в 8" для одержання одного ДШ "4 в 16", або двох демультиплексорах "1 в 8" для одержання одного "1 в 16".

При пасивнім значенні ~OE=1 сигнал OE=0 (мал.14) і на всіх виходах yi буде "1", незалежно від значень сигналів ai. Якщо ~OE=0 (активний рівень), то який з дешифраторів працює залежить тільки від сигналу a3. Так якщо a3=0, то на всіх розв'язних входах ДШ (A) будуть активні рівні, а на прямому розв'язному вході OE дешифратора (B) сигнал a3 дорівнює нулю переведе всі виходи в стан 1 (див. табл.4), тобто працездатним буде ДШ (A). Коли a3=1, навпаки працездатним стає дешифратор (B), тому що для інверсного входу ~OE дешифратора (A) цей сигнал забороняє його виходи. Комбінації сигналів a3 і a2..a0, це видне з перших колонок таблиці, утворюють послідовність двійкового коду 0000 ... 0111 (0...7) для дешифратора (A) і послідовність 1000 ... 1111 (8...15) для ДШ (B). Тому нумерація виходів yi, що вийшов ДШ "4 в 16" наскрізна від 0 до 15. На мал.17, праворуч наведена умовна позначка дешифратора, що вийшов, - демультиплексора (у довідниках вони так часто й називаються й містяться в один розділ).

5. Мультиплексор

Мультиплексор передає сигнал з один з інформаційних входів xi на єдиний вихід y, причому номер цього входу дорівнює десятковому еквіваленту двійкового коду на адресних входах ai. Якщо є вхід дозволу виходу OE, то "0" на цьому вході повинен перевести вихід у пасивний стан (останній рядок таблиці.5). Розглянемо мультиплексор "4 в 1", що має 4 інформаційних входу й log4 = 2 адресних входів.

Величина x може ухвалювати будь-які значення. Кількість вхідних змінних рівне 7, і таблиця істинності повинна мати 128 рядків. У табл.5 в 4-x основних рядках упаковано 64 вихідних ( з урахуванням значень x0 ... x3) і в останньому рядку, інші 64 рядка. Аналіз 0 рядка, приводить до виводу, що y=x0, якщо a1=0 И a0=0 І OE=1, незалежно від змінних x1 ... x3. Тому для цього вхідного набору можна записати: y=x0*OE*~a1*~a0. Аналогічно записується y для інших трьох наборів змінних. Загальний розв'язок тоді буде мати вигляд:

y = OE(x0*~a1*~a0 + x1*~a1*a0 + x2*a1*~a0 + x3*a1*a0). (16)

Застосовуючи аксіоми подвійного заперечення й подвійності до правої частини рівняння одержимо:

y = ~(OE*x0*~a1*~a0)+ ... +~(OE*x0*a1*a0). (17)

Вираженню (17) відповідає схема, наведена на мал.18,

а її умовна позначка й механічна аналог на мал.19. Якщо на адресні входи подати комбінацію a1a0 = 11(BIN) = 3(DEC), то до виходу y буде підключений вхід D3, за умови, якщо OE=1. Мультиплексор може мати інверсний вихід, а також третій стан цього виходу, яке відзначається на схемі ромбом з поперечною рисою.

Мультиплексори знаходять широке застосування в обчислювальній техніці, наприклад багато виводів у мікропроцесорів "мультиплексовані", тобто до одному виходу підключається кілька внутрішніх джерел різних сигналів. Це можуть бути сигнали ліній шини даних і шини адреси, передані послідовно в часі, що дозволяє скоротити загальне число виводів мікропроцесора. Якщо зрівняти вираження (16) і (12), то можна побачити їхню тотожність, при fi = xi і OE = 1. Отже, за допомогою мультиплексора з "n" адресними входами можна реалізувати будь-яку ЛФ із "n" змінними, подаючи на інформаційні входи мультиплексора значення fi.

6. Шифратор ( пріоритетний, непріоритетний )

Шифратор (Ш) може бути непріоритетним, якщо допускається подача тільки одного активного сигналу й може бути пріоритетним, якщо допускається подача одночасно декількох активних сигналів на входи. Непріоритетний Ш здійснює перетворення десяткового номера активного входу у двійковий еквівалент цього номера. Для непріоритетного шифратора "4 в 2" таблиця істинності має вигляд (мал.20):

У пріоритетному Ш проводиться перетворення максимального десяткового номера активного входу у двійковий еквівалент цього номера. Для такого Ш вхідні сигнали, що лежать знизу від одиничної діагоналі, по визначенню не відомі ("x" може бути 0 або 1). Отже повна таблиця істинності, замість нижніх трьох рядків повинна містити ще 2+4+8=14 рядків див. мал.21. Комбінація 0000 на входах не визначена.

Для синтезу схеми непріоритетного Ш для кожного виходу складемо таблицю Карно. Чотири вхідні змінні дають 24=16 комбінацій з яких по визначенню задані в таблиці тільки 4. Інші 12 невизначених (заборонених) комбінацій у таблицях Карно відзначимо символом d. Тому що поява цих комбінацій на входах не передбачене ( по визначенню), те у відповідні клітки т.Карно можна підставляти будь-які значення, у тому числі такі, які дозволяють найбільше повно мінімізувати ЛФ. Два із чотирьох варіантів наведені на мал.22. В обох випадках дві величини d дозначені до 1.



З наведених таблиць знаходимо y1 і y0:

y1 = x0*x1 = x0 + x1 і y0 = x0*x2 = x0 + x2.

Реалізація й умовна позначка непріоритетного Ш наведені на мал.23. Змінна x3 виявилася "обділеної", але це відбулося через те, що якщо немає сигналу на жодному з перших трьох входів, то він неминуче повинен бути присутнім, по визначенню, на, що залишився, тобто на третьому. Змінна x3, разом з іншими може бути використана для формування функції x0 + x1 + x2 + x3 рівної 0, коли не активний жоден із входів, що може сигналізувати, наприклад про несправність джерел сигналів.

Шифратори застосовуються в контролерах переривань роботи мікропроцесора зовнішніми пристроями, у паралельному перетворювачі напруги в код і для кодування номера клавіші. Останнє застосування показане на малюнку. Якщо натиснута клавіша кл3, то на виході їй буде відповідати код 11(BIN) = 3(DEC).

7. Схема порівняння кодів

Два коди X і Y уважаються рівними, якщо попарно рівні їхні однойменні розряди. Можна ввести функцію F(X==Y), яка рівна 1, якщо xi=yi для всіх i, інакше її значення дорівнює нулю. Як приклад візьмемо два двухбітових числа X=(x1,x0) і Y=(y1,y0). Таблиця Карно для цих чисел наведена на мал.31, праворуч.

F(X==Y) = ~y1*~x1*~y0*~x0 + ~y1*~x1*y0*x0 + y1*x1*~y0*~x0 + y1*x1*y0*x0 = ~y1*~x1(~y0*~x0 + y0*x0) + y1*x1(~y0*~x0 + y0*x0) = ~(x0 (+) y0)*~(x1 (+) y1) = F9(x0,y0)*F9(x1,y1) = ~(F6(x0,y0)+F6(x1,y1)).

Перетворення в останніх двох рядках зроблені з обліком, того що ~F6(x,y) = F9(x,y) і навпаки. Одна з можливих реалізацій наведена на мал.31,ліворуч. Практичні схеми доповнюються функціями "більше/менше", як наприклад у мікросхемі 555СП1, яка порівнює два чотирьох розрядних числа. На мал.32 показане з'єднання двох таких схем, для збільшення розрядності порівнюваних чисел до восьми. Для правильного результату порівняння чисел X = (x7,x6,...,x0) і Y=(y7,y6,...,y0) на вхід X = необхідно подати 1. Схема порівняння входить до складу АЛП мікропроцесора й часто називається цифровим компаратором.

8. Схема контролю парності (непарності)

Схема застосовується для виявлення одиночних помилок, викликаних перешкодами в лінії зв'язку або в блоках пам'яті. Метод заснований на підрахунку числа одиниць у переданій у лінію або інформації, що направляється на згадку на зберігання порції, причому якщо число одиниць парне - функція парності P(arity) дорівнює нулю. Для чотирьох розрядного двійкового числа таблиця Карно, схемна реалізація й умовна позначка наведена на мал.33.

Символом M2 позначена операція - "сумма по модулю два".

Чотири рядки таблиці Карно дають 4 складових:

P = ~x3*~x2*F6(x1,x0) + ~x3*x2*~F6(x1,x0) + x3*x2*F6(x1,x0) + x3*~x2*~F6(x1,x0) = F6(F6(x3,x2),F6(x1,x0)) = (x3 (+) x2) (+) (x1 (+) x0).

Розглянемо приклад.

Нехай по n-провідній лінії зв'язку передається паралельний двійковий код x(n-1), x(n-2),...,x1,x0, а ухвалюється код x'(n-1),x'(n-2),..., x'1,x'0. Тоді величина P1 = x0 (+) x1 (+) .. (+) x(n-1).

На прийомному кінці лінії зв'язку P2 = x'0(+) x'1(+) ... (+) x'(n-1) (+) P1. Підставляючи в останню формулу вираження для P1 і групуючи змінні в однойменні пари, одержимо: P2 = (x0 (+) x'0) (+) (x1 (+) x'1) (+) (x2 (+) x'2)(+)... З останнього вираження випливає, що якщо передача пройшла без викривлень, то xi=x'i і xi (+) x'i =0, а P2=0! При викривленні одного й у загальному випадку непарного числа біт функція P2=1. Аналогічно протікає процес контролю й при послідовній передачі по одній лінії зв'язку n-біт і одного біта парності.

9. Лічильники

9.1 Лічильники з послідовним перенесенням

Що послідовний підсумовує лічильник

Як випливає з таблиці 1 наймолодший розряд Q0 міняє свій стан з кожним рахунковим імпульсом, зміна стану шкірного подальшого розряду відбувається, якщо попередній переходити з одиничного в нульовий стан. Якщо використовувати Т -тригери, сполучені так, як показано на малюнку 1, те одержиме саме таку послідовність зміни станів тригерів.

Малюнок 1- лічильник, що Послідовний підсумовує

На малюнку 2 показані тимчасові діаграми роботи лічильника, що підсумовує

Малюнок 2- Тимчасових діаграм роботи лічильника, що підсумовує

Каскадне включення п таких тригерів утворює лічильник з коефіцієнтом рахунку Ксч = 2n. При цьому необхідно пам'ятати, що кожен тригер володіє Ксч = 2, а при їх послідовному з'єднанні коефіцієнти рахунку перемножуються. На малюнку .2 видне, що період проходження імпульсів після шкірного трігера збільшується удвічі, і після останнього перевищує період вхідних імпульсів у Ксч раз. Відповідно частота зменшується в таку ж кількість раз, тобто ділиться на число, рівне Ксч. Ця властивість покладена в основу використання лічильників як дільник частоти.

Можливий і інший варіант послідовного включення тригерів, коли їх входь сполучені з інверсними виходами попередніх тригерів, як показано на малюнку 3. Так одержують двійковий віднімаючий лічильник, зміна станів якого показана в таблиці 2.

Малюнок 3 - що Послідовний віднімає лічильник

На малюнку 4 показані тимчасові діаграми роботи віднімаючого лічильника.

Малюнок 4- Тимчасових діаграм роботи віднімаючого лічильника

На малюнках 1 і 3 показані схеми двійкових послідовних лічильників, тобто таких лічильників, у яких при зміні стану певного тригера збуджується подальший тригер, причому тригери міняють свої стани послідовно.

Якщо в даній ситуації повинні зрадити свої стани п тригерів, те для завершення цього процесу буде потрібно п інтервалів години, відповідних години зміни стану шкірного з тригерів. Такий послідовний характер роботи є причиною двох недоліків послідовного лічильника:

- менша швидкість рахунку в порівнянні з паралельними лічильниками

- можливість появи помилкових сигналів на виході схеми.

Припустима швидкість рахунку в лічильниках обох типів визначається максимальною швидкістю перемикання одного тригера.

Визначаючи максимальну швидкість рахунку послідовного лічильника, слід враховувати найбільш несприятливий випадок зміни стану всіх т тригерів. Сумарну тривалість перехідного процесу можна визначити як суму часів запізнювання окремих елементів, що сполучають тригери, і часів спрацьовування всіх тригерів. Знайдений таким чином максимальний година переходу лічильника з одного стану в інший слід вважати граничним. Звичайно реальний година переходу менше граничного, оскільки в ряді послідовно включених тригерів даний тригер починає перехід з одного стану в інший ще до закінчення перехідного процесу в збудливому його елементі.

Послідовний характер переходів тригерів лічильника є джерелом помилкових сигналів на його виходах. Наприклад, у лічильнику, що веде рахунок у чотири розрядному двійковому коді з «важелями» 8421, при переході від числа 710 = 01112 до 810 = 10002 на виході з'явиться наступна послідовність сигналів: 0111- 0110 - 0100 - 0000 - 1000. Це означає, що при переході зі стану 7 у стан 8 на виходах лічильника на коротку годину з'являться стани 6; 4; 0. Ці додаткові стани можуть викликати неправильну роботові інших пристроїв.

9.2 Лічильники з паралельним перенесенням

У паралельних лічильниках синхронізуючі сигнали поступають на всі тригери одночасно, що зменшує година протікання перехідних процесів. У цьому випадку одержиме паралельний лічильник. Приклад схеми лічильника, що підсумовує, приведень на малюнку 5.



Малюнок 5- лічильник, що Паралельний підсумовує, на Tv-тригерах

Отут рахункові імпульси одночасно поступають на входь синхронізації Т всіх тригерів, а на вирішуючи входь V подаються сигнали, що визначають конкретні тригери, які змінюють свій стан при даному вхідному імпульсі. Якщо V=1, те тригер працює як завжди, якщо V=0, те знаходиться в режимі зберігання. Принцип роботи лічильника виходить з таблиці .1: тригер міняє свій стан під година вступу чергового імпульсу синхронізації, якщо всі попередні тригери знаходилися в стані логічної одиниці.

Як Т тригер можна використовувати універсальний Jk-тригер, наприклад YMS ДО155ТВ1. Що паралельний підсумовує лічильник на основі Jk-Тригерів приведень на малюнку 6.

Малюнок 6- лічильник, що Паралельний підсумовує, на Jk-Тригерах

Отут кожен тригер може знаходитися тільки у двох режимах: рахунковому (режим Т- тригера) і зберігання. У першому випадку J=K=1, в іншому - J=K=0. Логіка роботи повністю відповідає опису схеми, представленої на малюнку 5.5.

9.3 Реверсивні лічильники

Іноді потрібні лічильники, що допускають вести рахунок, як у прямому, так і зворотному напрямі, тобто реверсивні. Принцип їх побудови заснувань на використанні вентильних елементів, що дозволяють організувати перемикання режиму роботи. Один з варіантів реверсивного паралельного лічильника на Tv-Тригерах вистав на малюнку 7.

Малюнок 7- Паралельного реверсивного лічильника на Tv-тригерах

Перемикання напряму рахунку досягається подачею сигналу логічної одиниці “1” на один з входів, що управляють. Якщо “1” подана на вхід “+1”, те режим підсумовування, якщо на вхід “-1”, те режим віднімання. У першому випадку будуть відкриті верхні по схемі вентилі І, тому сигнали перенесення братимуться з прямих виходів тригерів, в іншому випадку відкриті нижні вентилі, і сигнали перенесення проходять з інверсних виходів тригерів.

9.4 Лічильники з довільним коефіцієнтом рахунку не рівним 2n

У деяких пристроях потрібний лічильники з коефіцієнтом рахунку не рівним 2n або із змінним коефіцієнтом рахунку. Один з можливих способів його зміни полягає в зміні логічної структури схеми залежно від сигналів управління коефіцієнтом рахунку. Сенс зміни полягає в зміні числа станів лічильника, оскільки Ксч рівний саме цьому числу.

Припустимо, що необхідно розробити паралельний лічильник, що веде рахунок по модулю 5. Мінімальне число тригерів, що забезпечує коефіцієнт рахунку 5, рівне трьом. Дійсно, лічильник, що містить три тригери, може знаходитися в одному з восьми станів (включаючи нульовий стан 000). Алі щоб одержати Ксч =5, необхідно зменшити кількість станів на величину 8-5=3. Три стани лічильника повинні бути заборонені.

Можливі наступні основні способи зменшення числа станів:

- початкова установка коду

- примусовий у процесі рахунку

- примусове обнуління.

Під початковою установкою коду розуміється попереднє занесення в лічильник перед качаном рахунку числа, рівного кількості надмірних станів ( для Ксч =5 їх 3). Таким чином, кількість імпульсів, які злічить лічильник до переходу в початковий стан зменшиться на величину занесеного числа.

Примусовий вимагає введення в схему лічильника додаткових елементів, що забезпечують у певний момент занесення в лічильник числа рівного кількості надмірних станів. Прикладом побудови лічильника за цим принципом може служити лічильник з Ксч=10, показань на малюнку 8.

Малюнок 8- Лічильника з примусовим нарахуванням з Ксч=10

Протягом перших восьми імпульсів стану лічильника змінюються звичайним порядком як показано в таблиці 3.

З приходом дев'ятого імпульсу (рядок 9а) на входах логічного елементу І з'являються три одиниці, а на його виході «0», яким встановлюються по входах S тригери Q2 і Q1, що мають важеля 4 і 2 відповідно. Це рівносильно занесенню в лічильник числа 6 - саме стільки надмірних станів при Ксч=10. Після закінчення дев'ятого імпульсу (рядок 9б) Q0 переходити в одиничний стан, і в результаті в лічильнику опиняється число 15 замість числа 9. Десятим імпульсом лічильник переходити в початковий нульовий стан.

Принцип примусового обнуління реалізований в YMS ДО155ИЕ5, яка є чотири розрядним послідовним двійковим лічильником із змінним Ксч у межах 16. Умовне графічне позначення лічильника ДО155ИЕ5 представлене на малюнку 9

Таблиця 3- Кодів станів лічильника з примусовим нарахуванням з Ксч=10

Номер сигналу	Розряди (вага)	Число в лічильнику
	Q3 (8)	Q2 (4)	Q1 (2)	Q0(1)
0	0	0	0	0	0
1	0	0	0	1	1
2	0	0	1	0	2
3	0	0	1	1	3
4	0	1	0	0	4
5	0	1	0	1	5
6	0	1	1	0	6
7	0	1	1	1	7
8	1	0	0	0	8
9а	1	1	1	0	14
9б	1	1	1	1	15
10	0	0	0	0	0

Малюнок 9- Лічильника з примусовим обнулінням ДО155ИЕ5

Структура лічильника ДО155ИЕ5 показана на малюнку 10.



Малюнок 10- Структури лічильника з примусовим обнулінням ДО155ИЕ5

Лічильник ДО155ИЕ5 складається з чотирьох рахункових тригерів на основі Jk-Тригерів, причому він містить дві незалежні частини з Ксч=2 (вхід З1 і вихід Q1) і з Ксч=8 (вхід З2 і виходи Q2, Q3, Q4). За допомогою зовнішніх з'єднань Q1 з ІЗ2 можна одержати послідовний лічильник з Ксч=2Ч8=16. Входь R1 і R2 служать для скидання лічильника, яку відбудеться, якщо R1 = R2 = 1.

Принцип отримання довільного коефіцієнта рахунку заснувань на подачі одиничних сигналів з виходів лічильника на входь обнуління.

Наприклад, для отримання Ксч=10 спочатку визначають кількість тригерів. Їх повинне бути чотири, оскільки 24=16, що більше, ніж 10. Проводять з'єднання Q1 з ІЗ2. Потім записують у двійко вій формі десяткове число десять: це буде Q1=0, Q2=1, Q3=0, Q4=1. При Ксч=1010 максимальний вихідний код відповідає числу 910, а наступне за ним число - 010, а не 1010. Отже, з'єднавши виходи Q2 і Q4, на яких одиниці одночасно з'являються після десятого імпульсу, з входами R1 і R2, одержиме обнуління лічильника десятим імпульсом, що й відповідатиме Ксч=1010. На малюнку 11 показань лічильник з Ксч=10, побудований по описаній методиці.

Малюнок 11-лічильник з Ксч=10 на основі YMS ДО155ИЕ5

Мікросхеми ДО155ИЕ6, ДО555ИЕ6, КР1533ИЕ6 є двійково-десятковим, реверсивним лічильником, що працює в коді 1-2-4-8. Його умовне графічне позначення представлене на малюнку 12.

Малюнок 12-лічильник ДО155ИЕ6, ДО555ИЕ6, КР1533ИЕ6

Призначення виходів і входів мікросхеми ДО155ИЕ6, ДО555ИЕ6, КР1533ИЕ6:

- входь +1 і -1 служать для подачі тактових імпульсів +1 - при прямому рахунку -1 - при зворотному.

- вхід R служити для установки лічильника в 0

- вхід L - для запису в лічильник інформації, що поступає по входах D1 - D8.

Установка тригерів лічильника в 0 відбувається при подачі балка. 1 вхід R, при цьому на вході L винна бути балка. 1. Для попереднього запису в лічильник будь-якого числа від 0 до 9 його код слід податі на входь D1 - D8 (D1 - молодший розряд D8 - старший), при цьому на вході R винний бути балка. 0, і на вхід L податі імпульс негативної полярності.

Режим попереднього запису можна використовувати для побудови дільників частоти з перебудованим коефіцієнтом ділення. Якщо цей режим не використовується, на вході L винний постійно підтримуватися рівень балка. 1.

Прямий рахунок здійснюється при подачі імпульсів негативної полярності на вхід +1, при цьому на входах -1 і L винна бути балка. 1, на вході R - балка. 0. Перемикання тригерів лічильника відбувається по спадах вхідних імпульсів, одночасно з кожним десятим вхідним імпульсом на виході >9 формується негативний вихідний імпульс переповнювання, який може подаватися на вхід +1 наступної мікросхеми багато розрядного лічильника. Рівні на виходах 1-2-4-8 лічильника відповідають стану лічильника в даний момент (у двійковому коді). При зворотному рахунку вхідні імпульси подаються на вхід -1, вихідні імпульси знімаються з виходу M 0.

10. Збільшення розрядності комірки пам'яті

Якщо потрібно зберігати дані розміром в n-біт, а довжина слова комірки пам'яті m-біт (n>m), то прибігають до нарощування довжини слова. Робиться це шляхом об'єднання n/m - мікросхем у групи, причому всі однойменні входи, крім інформаційних, з'єднуються між собою. Наприклад, якщо потрібна динамічна пам'ять ємністю 256K з довжиною слова рівної байту, то необхідно об'єднати 8/1 = 8 мікросхем типу 565РУ7, як це показане на мал.

На малюнку дев'ять ліній адреси показані у вигляді шини - тобто групи провідників, об'єднаних за функціональною ознакою.

11. Збільшення кількість комірок пам'яті

тригер дешифратор лічильник пам'ять розрядність

Збільшення адресного простору ЗП в 2k раз вимагає стільки ж мікросхем пам'яті й "k" додаткових ліній адреси, до вже наявних "n" лініям An+k-1, . .An+0, An-1, An-2, ... A1, A0. Додаткові адресні лінії An+k-1 .. An+0 повинні розбивати необхідні адреси на 2k інтервалів, що перекриваються об'ємом пам'яті кожної окремо. Для розв'язку цього завдання потрібен додатковий дешифратор "k в 2k". Наприклад, якщо потрібний блок ПЗУ ємністю 2K*4, то буде потрібно 8 мікросхем 256*4 типу 541РТ1 і один дешифратор "3 в 8", як показано на мал.

Однойменні j- е виходи мікросхем з відкритим колектором з'єднані із загальним навантажувальним резистором Rj. Три старші додаткові біти адреси A10,A9,A8 вибирають одну з восьми мікросхем, а вісім молодших біт адреси виводять уміст однієї з 256-ти комірок пам'яті на шину даних (ШД). Нехай на шину адреси (ША) зробив код A10..A0 = 11000011010 = 61A. На всіх виходах дешифратора, крім шостого (A10..A8 = 110 =6) буде високий рівень. Нульовий сигнал ~Y6 = 0 на вході ~OE1 шостої мікросхеми дозволить проходження записаної інформації на виходи, а код 1 1010 = 1A(HEX) = 26(DEC) на адресних входах A7..A0 витягне вміст 26-ой ЯП і помістить його на чотири лінії шини даних (ШД).

Особливістю методу є необхідність об'єднання по АБО(И) однойменних виходів мікросхем. Це можна виконати або підключенням однойменних виходів до 2n- входовим схемам АБО(И) для кожного розряду, або виконувати вихідні структури мікросхем пам'яті за схемою, що допускає монтажне ИЛИ(И) с відкритим колектором або із третім станом, що доцільніше. Із цієї причини всі мікросхеми пам'яті випускаються з такими виходами.

Список використаних джерел:

1 Башков Е.А. Аппаратное и программное обеспеченье зарубежных микро ЭВМ . К., “ Высшая школа “ 1990 г.

2 Григорьев В.Л. Микропроцессор i486. архитектура и программирование . М., “ Энергоатомиздат “ 1993 г .

3 Григорьев В.Л. Программирование однокристальных микропроцессоров . М., “ Энергоатомиздат “ 1987 г.

4 Михаил Гук, Виктор Юров Процессоры Pentium 3 Anthon и др. Питер 2000 г.

5 Виктор Юров Assembler Специальный справочник Питер 2000 г.

6 Зубков С.В. Assembler для Dos, Windows и UNIX Москва 2000 г.

Размещено на Allbest.ru