Функционально-логическое проектирование цифрового узла заданного типа в заданном базисе и проверка его функционирования при различных наборах воздействующих сигналов

Размещено на http://www.allbest.ru/

Тема работы:

Функционально-логическое проектирование цифрового узла заданного типа в заданном базисе и проверка его функционирования при различных наборах воздействующих сигналов

1. Исходные данные

Цель работы: синтезировать цифровой узел заданного типа в заданном базисе и проверить его функционирование при различных наборах воздействующих сигналов.

Согласно заданному варианту:

Порядок выполнения работы:

Разработать функциональную схему заданного узла на основе заданного логического базиса и определенного типа триггера.

Вычертить функциональную схему заданного узла.

Выполнить анализ функционирования узла с помощью временных диаграмм сигналов на входе, на выходах всех разрядов и на общем выходе узла. На да диаграммах необходимо показать взаимные сдвиги сигналов, которые определяются задержками распространения сигнала через триггеры и логические элементы.

Рассчитать общее время задержки выходных сигналов относительно сигналов на входе и определить требования к быстродействию триггеров и логических элементов, обеспечивающих заданную частоту переключений полученного узла.

Исследовать на ПЭВМ работу спроектированного функционального узла.

2. Краткие теоретические сведения

счетчик делитель триггер быстродействие

Триггеры

Триггером называется устройство, обладающее двумя состояниями устойчиво горавновесия, основное назначение которого состоит в выполнении операции памяти. Это свойство обеспечивается тем, что триггер может сохранять свое состояние сколь угодно долго. Другим его свойством есть свойство скачкообразного переключения из одного состояния в другое за счет положительной обратной связи. Управление триггером осуществляется внешними сигналами. Соответствующие выводы имеют обозначения латинскими буквами и по функциональным возможностям триггеры классифицируют на типы:

RS-триггер

D-триггер

T-триггер

JK-триггер

RS-триггеры, или триггеры с раздельными установочными входами: сигнал на входе S устанавливает триггер в состояние 1, сигнал на входе R - устанавливает в 0.

D-триггеры, или триггеры задержки. Они имеют один информационный вход D и вход синхронизации С.

Т-триггеры, или триггеры со счетным входом. Импульс на единственном входе Тизменяет состояние триггера из 0 в 1 либо из 1 в 0.

JК-триггеры, или универсальные, способные выполнять функции любого из перечисленных выше триггеров.

Переход триггера из одного состояния в другое осуществляется под воздействием внешнего управляющего напряжения и происходит лавинообразно - скачком. Равновесие может быть устойчивым и неустойчивым. В последнем случае при малом внешнем воздействии устройство, будучи выведено из состояния равновесия, обратно в него не возвращается, а переходит в одно из состояний устойчивого равновесия. Процесс перехода триггера из одного состояния устойчивого равновесия в другое называют опрокидыванием триггера, срабатыванием или спуском. Реализация триггеров возможна на основе усилителей с положительной обратной связью (ПОС) или с помощью активных компонентов, обладающих отрицательным сопротивлением, таких, например, как туннельные диоды или тиристоры.

По способу приема информации триггеры подразделяются на асинхронные и синхронные (тактируемые). В асинхронных триггерах опрокидывание (установка в состояние 0 или 1) происходит непосредственно с появлением информационных сигналов на входах. Синхронные триггеры реагируют на информационные сигналы только после поступления разрешающего тактового импульса на специально предусмотренный вход синхронизации С. По принципу построения триггеры могут быть одноступенчатыми и двухступенчатыми. Одноступенчатые имеют одну ступень запоминания информации, причем установка ее нового состояния представляет собой непрерывный во времени процесс. Двухступенчатые триггеры имеют две ступени, которые тактовым импульсом управляются таким образом, что в начале информация записывается в первую ступень, а затем повторяется второй ступенью и появляется на выходе триггера.

Счетчики-делители

Цифровым счетчиком импульсов называется ЦУ последовательностного типа, который выполняет счет импульсов, поступающих на его вход. Результат счета получается в двоичном или двоично-десятичном коде и может храниться в счетчике требуемое время.

Основные характеристики счетчика - это вид кода (или модуль счета), разрядность и быстродействие. По модулю счета счетчики могут быть двоичными или десятичными. Разрядность двоичного счетчика зависит от его назначения и может быть достаточно большой. В десятичных счетчиках для формирования каждого десятичного разряда (декады) необходимы не менее 4-х двоичных разрядов.

Быстродействие счетчика определяется максимальной частотой, с которой могут подаваться на вход счетные импульсы. Она зависит от схемы счетчика и от типа применяемых элементов.

По направлению счета счетчики делятся на суммирующие (с прямым счетом), вычитающие (с обратным счетом) и реверсивные. В суммирующих счетчиках с приходом очередного счетного импульса результат увеличивается на единицу, в вычитающих - уменьшается на единицу. Реверсивные счетчики могут работать как в том, так и в другом режиме.

По способу организации переноса различают счетчики с последовательным, параллельным и комбинированным переносом.

С помощью счетчиков в цифровой технике решаются, в основном, две задачи:

а) счет импульсов до получения в результате какого-либо числа, не превышающего 2N -1, где N - разрядность счетчика.

б) деление числа (частоты) импульсов.

Цифровой узел, предназначенный для деления частоты следования импульсов в заданное число раз, называется счетчиком-делителем. Для таких узлов задается коэффициент деления.

Счетчики-делители строятся, главным образом, на основе двоичных счетчиков. Если возникает необходимость в пересчете на 10, тогда двоичный счетчик преобразуют в десятичный.

Коэффициент деления Кдел может иметь постоянное или переменное, т.е. программируемое значение. Для построения делителей можно использовать любые триггеры с двухтактным режимом работы. Для построения схемы синхронного счетчика-делителя с параллельным переносом можно использовать общий метод, который применим для синтеза любого синхронного последовательностного узла. В этом методе можно выделить следующие этапы:

1) Определение числа разрядов N.

2) Составление таблицы состояний с заданным порядком их смены.

3) Получение прикладных уравнений.

4) Выбор типа триггера.

5) Получение уравнений входов триггеров.

6) Составление функциональной схемы.

3. Ход работы

3.1 Разработка функциональной схемы заданного узла на основе заданного логического базиса и определенного типа триггера

Согласно заданному варианту составим таблицу состояний.

Так как в счетчике должны быть 13 разрядов, то количество разрядов N должно удовлетворять условию 2N-1 < 13 < 2N . Определяем из данного неравенства число N: 23 < 13 < 24.Так как переменная N принадлежит области целых чисел, то получаем: N = 4.

Если в n-м такте было нулевое состояние, то в (n+1) такте будет 1-ое, 1-ое состояние переходит во 2-е и т.д. После 12-го состояния должно идти 0-е, а состояния 13 не должно быть, поэтому соответствующие наборы 13, 14, 15 принимаем, как факультативные и обозначаем буквой Ф.

Согласно таблице состояний заполним карты Карно.

Из карт Карно получим прикладные уравнения.

В общем виде для каждого разряда:

Произведем склеивание по единицам.

JK-триггер имеет два информационных входа J, K и вход синхронизации С.

Порядок работы триггера определяется таблицей состояний:

Характеристическое уравнение JK-триггера:

Для решения поставленной задачи достаточно использовать упрощенное уравнение, а именно:

Данный триггер является универсальным, так как его можно использовать вместо триггеров всех других типов после совместного решения характеристического уравнения JK-триггера и уравнения того типа триггера, который требуется реализовать на базе JK.

Решим для каждого разряда совместно прикладное уравнение и характеристическое уравнение триггера.

Для четвертого разряда:

Для третьего разряда:

Для второго разряда:

Для первого разряда:

Согласно варианту задания и правила де-Моргана запишем уравнения входов на всех разрядах в базисе И-НЕ.

3.2 Вычертить функциональную схему заданного узла

3.3 Анализ функционирования узла с помощью временных диаграмм сигналов на входе, на выходах всех разрядов и на общем выходе узла

Указание на диаграммах взаимных сдвигов сигналов, которые определяются задержками распространения сигнала через триггеры и логические элементы.

Для анализа функционирования узла с помощью временных диаграмм используем программный пакет для моделирования электронных устройств Electronics Workbench.

Схема идеализированного счетчика-делителя с модулем счета 13:

Временные диаграммы сигналов на входе, на выходах всех разрядов и на общем выходе узла (без взаимных сдвигов сигналов, которые определяются задержками распространения сигнала через триггеры и логические элементы):

3.4 Определение требований к быстродействию триггеров и логических элементов

При выполнении данного пункта необходимо принять следующее допущение:

t-задержки во всех логических элементах считаются равными, и равняются t.

Согласно исходным данным наибольшая частота входных (тактовых) импульсов Fmax = 5 МГц

Период определяем, как

Или имеем:

,

где - время импульса, которое мы определяем как: , где - время на срабатывание первой ступени триггера.

Определяем , которое состоит из времени задержки JK -триггера и длительности сигнала управление .

Определяем длительность паузы.

Определяем время на срабатывание второй ступени триггера , которое состоит из времени срабатывания ступени дополненной длительностью на срабатывание инвертора.

Определяем исходя из самой длинной цепи, которая включает 2 элемента. Следовательно получаем:

Имеем:

Следует:

Выводы

В ходе выполнения курсовой работы был спроектирован счётчик-делитель параллельного типа с модулем счёта 13 с использованием JK-триггеров на основе логического базиса И-НЕ. Было рассчитано требование к быстродействию триггеров и логических элементов. Схема была исследована на ПЭВМ. Результаты исследования были представлены в отчёте и совпали с теоретическими.

Также были получены практические навыки по разработке функциональных схем цифровых узлов на основе метода минимизации булевых функций и методов синтеза цифровых узлов в заданном базисе, закреплен опыт применения ПЭВМ для контроля правильности расчетов и исследования спроектированного функционального узла.

Список литературы

О.М. Лебедев, О.И. Ладик, Цифрова техніка, К. «Політехніка» НТУУ «КПІ», 2004р.- 320с.

Сборник материалов для использования атестационных и курсовых работ НТУУ «КПІ», 2001р.- 216с.

Конспект лекций по дисциплине «Аналоговая и цифровая электроника».

Методическое указание к данной работе.

Размещено на Allbest.ru