Прибор для измерения и контроля температуры газовой смеси

Другой характерной особенностью конденсационных термометров является то, что рабочее давление в термосистеме для данного конденсата зависит только от диапазона измерения и изменения давления насыщенного пара этого конденсата от температуры. Другие же параметры термометра не оказывают влияния на рабочие давления в его термосистеме. Поэтому изменение показаний термометра, вызываемое отклонением температуры окружающего воздуха от 20°С, обусловливается главным образом изменением модуля упругости материала применяемой манометрической пружины и значением допускаемого непостоянства показаний прибора.

Термометры жидкостные. Для заполнения термосистемы жидкостных манометрических термометров применяют пропиловый алкоголь, метансилол, силиконовые жидкости и т. п. Для жидкостных термометров длина соединительного капилляра 0,6--10 м.

Рисунок 1.3.4-Схема устройства конденсационного манометрического термометра с устройством для получения равномерной шкалы.

2. Обзор методов построения устройств памяти

2.1 Интерфейс памяти с 3 шинами МПС

Рассмотрим связь микропроцессорной системы с тремя шинами с ПЗУ или статическим ОЗУ. При разработке микропроцессорной системы необходимо учитывать, по каким линиям передается информация в различные моменты времени, т. е. когда эти линии находятся в возбужденном состоянии. На рисунке. 2.1.1, а показан путь потока данных при выполнении операции записи данных в память. Данные с выхода микропроцессора через буфер поступают на адресный вход памяти. Правильность прохождения данных от источника, который их вырабатывает, к приемнику, в который они записываются, может быть легко проверена с помощью измерения электрических параметров передаваемых и принимаемых сигналов.

Рисунок 2.1.1-Передача буферированных данных при записи в память (а) и при считывании данных из памяти (б):I -- буфер данных; II--шина данных; III -- вход памяти; IV-- двунаправленный буфер шины данных, V--буфер памяти; VI-- выход памяти

При выполнении операции чтения данных из памяти поток данных направлен к микропроцессорной системе так, как показано на рисунке 2.1.1. Поступающие на вход микропроцессора данные проходят через буфер памяти и двунаправленный буфер шины данных. Источником данных в этом случае является системная память, а приемником -- ЦП. Если микропроцессорная система работает в режиме считывания, то правильность прохождения данных в системе можно проверить, выдавая данные из источника и контролируя их поступление в приемник. Если данные не достигли приемника, то линии связи имеют какой-то дефект. Временная диаграмма цикла обращения к памяти будет рассмотрена ниже.

2.2 Передача адреса и буферированных данных из ПЗУ

Рисунок 2.2.1-Передача небуферированных данный



Рисунок 2.2.2-Структурная схема памяти на двух ПЗУ (а) и обозначения системной шины с восемью шинами передачи сигналов (б)

На рисунке 2.2.1 показаны направления передачи адреса и данных при выполнении операции чтения данных из ПЗУ. Адрес передается из ЦП по шине данных на адресные входы ПЗУ. Этот адрес задает адрес ячейки памяти, информация из которой должна быть передана в ЦП. Состоянием шины адреса управляет микропроцессор, а состоянием шины данных -- ПЗУ. При рассмотрении любых системных операций необходимо четко представлять, какое из устройств, связанных системными шинами, является источником и какое приемником данных.

Рассмотрим систему памяти на основе ПЗУ, состоящую из двух ИС памяти -- ПЗУ1 и ПЗУ2 рисунок 2.2.2. Линии вывода данных этих устройств соединяются параллельно, поэтому они не должны одновременно осуществлять выдачу данных. Когда одно ПЗУ, выбранное с помощью адреса, подаваемого по системной шине адреса, осуществляет выдачу данных, другое ПЗУ должно иметь большое входное сопротивление.

Шина данных памяти представляет собой отдельную шину, которую при необходимости можно использовать в микропроцессорной системе. Она сконструирована таким образом, что при выдаче данных из ПЗУ системная шина данных не возбуждается. Максимальная нагрузка на шину данных памяти создается входными токами ее буферов и токами соединенных с ней устройств, имеющих три состояния.

Если к системной шине данных подключено много параллельных нагрузок, общий ток может превзойти 10 мА. Большинство устройств памяти вырабатывает токи около 1,6 мА. Чтобы избежать перегрузки выходов ИС запоминающих устройств, применяется буферирование шины данных.

Когда по системной шине адреса поступает адрес устройства памяти, то информация с выхода выбранного запоминающего устройства подается на шину данных памяти. На рисунке2.2.4, а показана схема формирования сигналов разрешения обращения к памяти, а на рисунке 2.2.4, б -- конкретная ИС, которая может выполнять эту функцию. Оба сигнала выбора запоминающих устройств можно получить с помощью дешифратора 7442, преобразующего двоично-кодированные десятичные числа в десятично-кодированные. Если разряды ВАМ -- ВАН имеют значение 0000, дешифратор вырабатывает сигнал выбора ПЗУ1, если разряды ВА14 -- ВАН имеют значение 0001, то дешифратор вырабатывает сигнал выбора ПЗУ2. Разряды ВАП -- ВАН являются разрядами полного адреса памяти. Адресное пространство ПЗУ1 включает адреса OOO16-- 07FFl6 и позволяет адресовать 2048 ячеек памяти. Адресное пространство ПЗУ2 начинается с адреса, следующего за последним адресом ПЗУ1, и содержит адреса 080016 -- 0FFFi6 которые также позволяют адресовать 2048 ячеек памяти.



Рисунок 2.2.4-Дешифровка системного адреса для формирования сигналов выбора ПЗУ: а-общая схема; б-ИС 7442

Информационные выходы двух ПЗУ соединены между собой: вывод DO ПЗУ1 соединяется с выводом DO ПЗУ2 и т.д. рисунок 2.2.5. С помощью адресной шины в любой момент времени выбирается только одно ПЗУ, поэтому па шину данных памяти, образованную общими выходами ПЗУ, поступают данные только из одного ПЗУ. Между шиной данных памяти и системной шиной данных включается буфер данных. Этот буфер выполняет две функции: он повышает допустимый выходной ток памяти, что позволяет ПЗУ возбуждать системную шину данных, и передает считываемые из памяти данные только в те моменты времени, когда микропроцессор готов к их приему.



Рисунок 2.2.5-Сигналы выбора устройств, используемые в микропроцессорной системе: I--шина данных памяти; II--буфер памяти; MEMR-- сигнал управления

Когда ЦП готов к приему данных, к буферу данных памяти по системной шине управления передается управляющий сигнал MEMR (логический 0). Этот сигнал разрешает передачу данных с шины данных памяти на системную шину данных. Данные из ПЗУ выдаются на шину данных памяти сразу же, как только микропроцессор вырабатывает адрес ячейки памяти.

2.3 Передача небуферированных данных из ПЗУ

Если допустимый выходной ток шины данных более 1 мА, считываемые из памяти данные не нужно буферировать и шина данных памяти не используется. Выходы ПЗУ объединяются так же, как описано выше, т. е. DO с DO, D1 с D1 и т. д., а затем соединяются с системной шиной данных.

Выдача данных из памяти на системную шину данных осуществляется только тогда, когда микропроцессор готов к их приему. Если буфер данных не используется, то выдачу данных нужно осуществлять иначе рисунок2.3.1. Сигналы выбора

ПЗУ поступают с шины адреса не на входы CS ПЗУ, а на логические схемы ИЛИ. Эти схемы обеспечивают выдачу сигналов выбора устройства на входы CS только тогда, когда ЦП запрашивает данные.

Рисунок 2.3.1-Передача небуферированных данных па системную шину данных: I--выбор ПЗУ1; II -- выбор ПЗУ2; III -- системная шина данных; MEMR-сигнал с системной ш:шы управления. 74LS32 -- схема ИЛИ

Рисунок 2.3.2-Схема выдачи небуферированпых данных для ЭППЗУ 2716 (вывод 20 -- ОЕ, вывод 18 --С5): I--выбор ПЗУ1; II -- выбор ПЗУ2; III-- системная шина данных; MEMR-снгнзл с системной иины управления; OE --вывод 20; CS --вывод 18

Активным уровнем сигнала выбора ПЗУ1 или ПЗУ2 является уровень логического 0. Когда микропроцессор готов к приему данных, он вырабатывает сигнал MEMR, равный логическому 0. Когда сигнал MEMR и один из сигналов выбора ПЗУ равны логическому 0, выбранное ПЗУ выдает данные на системную шину данных.

Другая схема выдачи небуферированных данных на системную шину данных показана на рисунке 2.3.2. При реализации такой схемы нужно использовать ПЗУ определенных типов, имеющие соответствующую внутреннюю архитектуру. Одним из пригодных устройств является ЭППЗУ 2716. Устройства ПЗУ1 и ПЗУ2 имеют допол-нительный вход разрешения вывода данных ОЕ. Данные выдаются из ПЗУ только тогда, когда на входы CS и ОЕ подан логический 0. Сигнал MEMR вырабатывается, когда микропроцессор готов к приему данных.

К моменту появления сигнала MEMR на входе ОЕ на входе CS уже стоит логический 0 и ПЗУ начинает выдачу данных на шину данных. Выходы ПЗУ1 и ПЗУ2 соединяются так, как показано на рисунке 2.3.1.

2.4 Передача данных при использовании статических ОЗУ с раздельными линиями ввода и вывода данных

Статические ОЗУ можно разделить на две группы. К первой группе относятся ОЗУ, в которых для ввода-вывода данных используются разные выводы корпуса ИС рисунок 2.4.1,а. Ко второй группе относятся ОЗУ, в которых для ввода-вывода данных используются одни и те же выводы корпуса ИС. Эти два типа ОЗУ обычно называют соответственно ОЗУ с раздельным вводом-выводом данных и ОЗУ с общим вводом-выводом данных. Ниже описаны интерфейсы для ОЗУ обоих типов.

При выполнении операции записи в ОЗУ с раздельным вводом-выводом Рисунок 2.4.2 данные с выхода микропроцессора (источника данных) поступают на входы двунаправленных буферов шины данных. Выходы этих буферов соединяются с системной шиной данных II.

Рисунок 2.4.1-Статическое ОЗУ: а - с раздельными линиями ввода I и вывода II данных; б - с общими линиями ввода-вывода данных III

Рисунок 2.4.2-Передача данных при выполнении операции в ОЗУ с раздельными линиями ввода-вывода.

Линии ввода и вывода данных ОЗУ с раздельным вводом-выводом также соединяются с системной шиной данных II. Передаваемые по шине II сигналы постоянно поступают на входы статического ОЗУ (приемника данных), но не записываются до тех пор, пока не подается сигнал разрешения записи данных в память.

При выполнении операции чтения рисунок 2.4.3 данные с выходных линий ОЗУ (источника данных) поступают па системную шину данных. Линии вывода данных ОЗУ соединяются не с системной шиной данных II, а с трехстабильными буферами V. Во время выполнения операции чтения, когда микропроцессор вырабатывает сигнал разрешения чтения данных VI, буферы V пропускают выводимые из ОЗУ данные на системную шину данных II. Операция выполняется точно так же, как и чтение данных из ПЗУ. Шина данных II соединяется со входами двунаправленных буферов данных I, с выхода которых данные поступают в микропроцессор (приемник данных). Если операция чтения не выполняется, то буфер находится в третьем состоянии (большое входное сопротивление) и служит изолятором между входными и выходными линиями ОЗУ.

Рисунок 2.4.3-Передача данных при выполнении операции чтения из ОЗУ с раздельными линиями ввода-вывода.

Рисунок 2.4.4-Сигналы управления при выполнении операции записи данных в ОЗУ с раздельными линиями ввода-вывода.

Считывание и запись данных в ОЗУ с раздельным вводом-выводом. При выполнении операции записи источником данных является микропроцессор. Данные с выхода микропроцессора поступают на двунаправленные буферы данных I, выходы которых соединяются с системной шиной данных II. По шине II данные поступают непосредственно на вход ОЗУ III. Сигнал выбора ОЗУ IV подается на вход CS ОЗУ точно так же, как и при выборе ПЗУ, т. е. адрес, поступающий с шины адреса, дешифруется, и вырабатывается сигнал разрешения записи или выбора устройства памяти CS.

При записи данных в память сигнал MEMR равен логической 1 и буферы VI не пропускают данные с выхода ОЗУ на системную шину данных II. Чтобы осуществить запись данных в память, необходимо подать сигнал разрешения записи WE, вырабатываемый микропроцессором. Если микропроцессор готов к записи данных в память, он выдает сигнал управления MEMW.

При выполнении операции чтения данных из памяти источником данных является ОЗУ, а приемником -- микропроцессор. Выводимые из ОЗУ данные поступают на входы буферов данных памяти VI. Эти буферы открываются сигналом управления MEMR, поступающим из микропроцессора. Выход буфера VI соединяется с системной шиной данных II. По шине II данные передаются на входы двунаправленных буферов данных I, а с выходов этих буферов поступают в микропроцессор.

Чтобы привести ОЗУ в рабочее состояние, необходимо осуществить выбор устройства. Это делается с помощью дешифрования адреса, поступающего с шины адреса, и подачи сигнала выбора устройства на конкретную схему ОЗУ. При выполнении операции чтения данных из памяти микропроцессор не вырабатывает сигнала MEMW.

2.5 Передача данных в ОЗУ с общим вводом-выводом данных

Для передачи данных из ОЗУ с общим вводом-выводом при выполнении операции чтения линии ввода-вывода ОЗУ соединяются непосредственно с системной шиной данных. Соединение (без буферов) возможно в том случае, если выходной ток ЗУ достаточен для возбуждения системной шины данных. Во время выполнения операции чтения данных сигнал MEMW отсутствует. Состоянием линий ввода-вывода ОЗУ управляет сигнал CS; когда на вход CS подается логический О, ОЗУ работает в режиме вывода данных на системную шину данных. Выполнение этой операции очень похоже на чтение данных из ПЗУ. Сигнал CS вырабатывается тогда, когда на дешифратор адреса поступает сигнал выбора ОЗУ и микропроцессор выдает сигнал MEMR. Считывать информации из ОЗУ с общим вводом-выводом данных можно точно так же, как из ПЗУ. При работе с такими ОЗУ трудности возникают только при записи в них данных, поскольку при наличии сигнала выбора линии ввода-вывода данных всегда находятся в режиме вывода. Для перевода линий ввода-вывода в режим ввода данных нужно подать сигнал WE. Для правильной работы ОЗУ при записи данных нужно строго выполнять последовательность подачи сигналов управления: сначала подается сигнал WE, а затем сигнал выбора устройства CS. Если эти сигналы подаются в обратном порядке, то может возникнуть ситуация, при которой на системную шину данных одновременно поступит информация из микропроцессора и ОЗУ.

При записи в ОЗУ с общим вводом-выводом вход в ОЗУ открывается (CS равен логическому 0) при выполнении операций чтения данных из памяти (когда есть сигнал MEMR и сигнал с выхода дешифратора адреса) и при выполнении операции записи данных в память (когда есть сигнал MEMW и сигнал с выхода дешифратора адреса).

Сигнал CS подается во время выполнения операции записи данных в память только после установки сигнала WE, который переводит общие линии ОЗУ в режим ввода данных. Это условие устраняет возможность возникновения конфликтной ситуации на системной шине данных при использовании ОЗУ с общим вводом-выводом данных.

Если ОЗУ может возбуждать системную шину и шину данных, то его линии ввода-вывода соединяются непосредственно с этой шиной. Возможен случай, когда считываемые из ОЗУ данные приходится буферировать. При использовании ОЗУ с раздельными линиями ввода и вывода буферируются только линии вывода данных, поэтому можно использовать однонаправленные буферы. При использовании ОЗУ с общими линиями ввода-вывода данных одни и те же линии используются и для ввода, и для вывода данных, поэтому необходимо использовать двунаправленные буферы.

Проходящие по системной шине сигналы достаточны для возбуждения входов памяти. Буферирование осуществляется только потому, что ввод и вывод данных в ОЗУ с общим вводом-выводом осуществляется по одним и тем же линиям. Для надежного возбуждения шины данных выходные сигналы ОЗУ нужно буферировать. Двунаправленные буферы данных B1 и В2 для буферирования считываемых из памяти данных показаны на рисунке 2.5.2. Эта схема работает следующим образом.



Рисунок 2.5.1-Сигналы управления передачей данных при чтении данных из ОЗУ с общими линиями ввода-вывода.

Рисунок 2.5.2-Сигналы управления передачей данных при чтении и записи данных в ОЗУ с общими линиями ввода-вывода данных (в схеме используются буферы памяти).

Когда сигнал MEMR равен логической 1, открывается буфер В1, а буфер В2 закрывается. ОЗУ также закрыто, потому что на его входе CS установлена логическая 1. При выполнении операции записи данных в память подается сигнал управления MEMW, равный логическому 0. Этот сигнал, поступающий на входы WE и С5, устанавливает ОЗУ в режим ввода данных с шины II через буфер В1.

2.6 Временная диаграмма обращения к памяти

При разработке микропроцессорных систем необходимо четко представлять, как происходит в системе передача трех потоков сигналов: данных, адреса и управления и какой вид имеют временные соотношения между ними. При отладке системы в случае необходимости можно изменить (или убрать) какой-либо поток сигналов. Различные потоки сигналов имеют различные временные задержки, так как для передачи разных типов информации используются разные устройства, параметры которых могут значительно различаться.

Рассмотрим временную диаграмму выполнения цикла чтения данных из памяти, на которой показаны все основные сигналы, участвующие в этой операции. Сигнал L1 соответствует выдаваемому микропроцессором адресу памяти. Момент выдачи микропроцессором этого адреса рассматривается как начало обращения к памяти и обозначается t= 0.

Сигнал L2 характеризует время появления вырабатываемого микропроцессором адреса на адресной шине с учетом задержки t на буфере адресной шины. Задержка между временем t = 0 и появлением сигнала L2 на адресной шине не всегда постоянна и увеличивается при использовании буферов адреса. Если буферы адреса не используются, то сигналы L1 и L2 совпадают по времени.

Сигнал выбора устройства L3 вырабатывается логическими схемами дешифрования адреса. Выше был описан дешифратор 7442 буферированных разрядов адреса памяти. Дешифровка адреса и формирование сигналов выбора устройства схемой 7442 требуют определенного времени. Поэтому для нахождения момента времени, когда адрес поступит на входы памяти, необходимо сложить время задержки прохождения информации через буферы адреса и время задержки, вносимой схемой 7442.

Полная временная диаграмма цикла чтения данных из памяти, учитывающая задержки прохождения сигналов через адресные буферы и схему 7442.

Рисунок 2.6.1-Временная диаграмма к доступу памяти

Сигнал L4 на рисунке 2.6.1 -- это вырабатываемый микропроцессором сигнал RD Сигнал L5 (MEMR) имеет тот же вид, что и сигнал RD, но сдвинут на время, равное задержке комбинационной логической схемы, формирующей сигнал MEMR.

После того как сигналы L3 и L5 поступят на входы схем памяти, данные появятся на выходе этих схем с некоторым запаздыванием. Задержки, возникающие при передаче данных с выходов памяти на вход микропроцессора, показаны с помощью сигналов L6, L7 и L8.

Рисунок 2.6.2-Временная диаграмма к доступу памяти при подаче на вход CS памяти сигнала выбора.

Сигнал L6 показывает момент появления на шине данных памяти стабильной информации из ОЗУ. Этот сигнал учитывает задержку между поступлением на входы памяти адреса и сигнала выбора устройства и появлением данных на выходе памяти, -- т. е. задержку срабатывания ОЗУ. Время L3 является временем непосредственного доступа к ОЗУ, отличающимся от времени доступа к ОЗУ микропроцессора. Если данные поданы на шину данных памяти, это еще не значит, что микропроцессор может считать их. Если в системе используются буферы данных памяти, то при прохождении данных из памяти через эту буферы на системную шину данных возникает задержка, которая учитывается сигналом L7.

Прежде чем данные поступят по системной шине данных на вход микропроцессора, они должны пройти через буферы данных. Эту задержку показывает сигнал L8. Для того, чтобы определить момент, когда микропроцессор должен считывать выдаваемые из ОЗУ данные, нужно просуммировать все задержки относительно момента времени t = 0. Если микропроцессор считывает данные раньше окончания периода доступа к памяти ТА1 или ТА2, то операция чтения данных будет выполнена неверно.

Это временная диаграмма включает все возможные задержки прохождения сигналов адреса и данных при чтении данных из системного ОЗУ. Если в микропроцессорной системе отсутствуют какие-либо схемы, например, буферы данных, то не будет и вызываемых их использованием временных задержек.

3. Обзор методов построения источников питания

3.1 Структурные схемы стабилизированных источников вторичного электропитания

На рисунке 3.1 представлена структурная схема стабилизатора непрерывного регулирования с регулирующим элементом РЭ -- транзистором, включенным последовательно с нагрузкой.

Рисунок 3.1-Структурная схема стабилизатора непрерывного регулирования с регулирующим элементом РЭ

Рисунок 3.2. Структурная схема транзисторного стабилизатора с параллельным РЭ.

На рисунке 3.2 представлена структурная схема стабилизатора непрерывного регулирования с регулирующим элементом РЭ транзистором, включенным параллельно нагрузке. Здесь постоянство выходного напряжения Оъ поддерживается за счет изменения тока, протекающего через РЭ. При увеличении, например, напряжения на входе стабилизатора Uн возрастает ток через РЭ, увеличивается падение напряжения на резисторе Rr на значение, примерно равное увеличению входного напряжения. При изменении тока нагрузки постоянство выходного напряжения сохраняется за счет того, что сумма токов нагрузки и РЭ является величиной постоянной. На сколько, например, возрастает ток нагрузки, на столько же уменьшится ток через РЭ. Резистор Rr в схеме на рисунке 3.2 можно заменить токоста-билизирующим двухполюсником.

Рисунок 3.3-Структурная схема стабилизатора с РЭ на стороне переменного тока.

На рисунке 3.3 изображена структурная схема стабилизатора постоянного напряжения с регулирующим элементом, включенным в цепь переменного тока. В качестве регулирующего элемента здесь можно применить дроссель насыщения, а также тиристор или транзистор в диагонали диодного моста, включаемой последовательно с первичной обмоткой силового трансформатора. При изменении выходного напряжения 0к в результате изменения напряжения сети Uc или тока нагрузки с помощью измерительного элемента ИЭ происходит выделение сигнала рассогласования, который затем усиливается усилителем У и через согласующее устройство СУ подается на регулирующий элемент РЭ. Если в качестве РЭ применен дроссель насыщения или тиристор, стабилизация выходного напряжения осуществляется изменением среднего значения напряжения, подаваемого на первичную обмотку трансформатора Тр, за счет вертикальной отсечки части синусоиды напряжения питающей сети. Транзистор в качестве РЭ в схеме на рис. 1-3 может работать как в импульсном, так и в непрерывном режиме. Изменение среднего значения напряжения на первичной обмотке трансформатора Тр для поддержания заданного уровня выходного напряжения UH при импульсном режиме осуществляется за счет изменения скважности импульсов, заполняющих каждый полупериод частоты тока питающей сети, а при непрерывном режиме -- отсечкой верхней части синусоиды напряжения питающей сети.

Структурная схема, представленная на рисунке 3.4, также является схемой стабилизатора с двумя регулирующими элементами: РЭ1 и РЭ2. Элементом РЭи так же как и в схеме на рисунке 3.3, может быть дроссель насыщения, тиристор или транзистор, а РЭ2 -- транзистор. Элемент РЭ2 в схеме на рисунке 3.4 включен параллельно нагрузке, так же как и в схеме на рисунке 3.2, и управляется сигналом рассогласования с выхода стабилизатора через ИЭ2 и У2. В результате изменения напряжения сети или тока нагрузки изменится ток через регулирующий элемент РЭ2. Сигнал рассогласования с измерительного элемента ИЭ поступает на усилитель У и через согласующее устройство СУ на регулирующий элемент РЭи который изменит напряжение на первичной обмотке трансформатора Тр таким образом, чтобы ток через регулирующий элемент РЭ2 с заданной точностью остался на первоначальном уровне. Так как при изменении напряжения сети поддержание тока через РЭг осуществляется регулирующим элементом РЭг, то в этом случае нет необходимости в гасящем сопротивлении Rr рисунок 3.2. Для сглаживания пульсации выпрямленного напряжения последовательно в цепь нагрузки включен дроссель Др, индуктивное сопротивление которого для переменной составляющей заменяет гасящее сопротивление Rr рисунок 3.2. Регулирующий элемент РЭ{ (тиристор) в схемах на рисунках 3.3--3.5 может импульсы, которые сглаживаются Z-C-фильтром. Среднее значение напряжения на нагрузке Uн поддерживается на заданном уровне при изменении напряжения Uo или тока нагрузки за счет цепи обратной связи ИЭ, У, МД, воздействующей на РЭ. При изменении выходного напряжения Uн измерительный элемент ИЭ вырабатывать быть включен после трансформатора Тр (вместо вентиля В). В этом случае он совмещает в себе две функции-- выпрямителя и регулирующего элемента.



Рисунок 3.4-Структурная схема стабилизатора с двумя РЭ (РЭ1 в цепи переменного тока, РЭ2 -- в цепи постоянного тока параллельно нагрузке).

Регулирующий элемент РЭ (тиристор) в схемах на рисунках 3.3--3.5 может импульсы, которые сглаживаются Z-C-фильтром. Среднее значение напряжения на нагрузке Uн поддерживается на заданном уровне при изменении напряжения Uo или тока нагрузки за счет цепи обратной связи ИЭ, У, МД, воздействующей на РЭ. При изменении выходного напряжения Uн измерительный элемент ИЭ вырабаты-быть включен после трансформатора Тр (вместо вентиля В). В этом случае он совмещает в себе две функции-- выпрямителя и регулирующего элемента.

Среднее значение выходного напряжения на нагрузке Uн=U0tн/Т, где tн -- длительность импульса; Т -- период работы РЭ. Импульсные стабилизаторы, выполненные по схеме на рис. 3.5, могут быть двух типов: релейные и с широтно-импульсной модуляцией (ШИМ). В стабилизаторах релейного типа напряжение UH поддерживается неизменным при изменении Uo и тока нагрузки за счет изменения как частоты, так и длительности импульса, а в стабилизаторах с ШИМ -- только за счет изменения tн.

Рисунок 3.5-Структурная схема импульсного стабилизатора с последовательным РЭ.

Импульсные стабилизаторы могут строиться также по схеме, приведенной на рисунке 3.6. Здесь регулирующий элемент включен параллельно нагрузке. Применяемые для этой схемы элементы РЭ, ИЭ, У, МД и Др те же, что и для схемы с последовательным включением РЭ. Принцип работы схемы на рисунке 3.6 рассмотрим на примере стабилизатора с ШИМ. С модулятора длительности МД, управляемого усилителем У, на регулирующий элемент РЭ подаются импульсы, приводящие его поочередно в режим насыщения и отсечки. При замыкании РЭ ток в дросселе Др нарастает линейно до некоторого конечного значения, а диод Д блокирует цепь нагрузки, и следовательно, не дает возможности конденсатору Сн разрядиться через замкнутый РЭ. Ток в нагрузку в этом режиме отдает конденсатор Сц. При размыкании регулирующего элемента э. д. с. самоиндукции дросселя Др суммируется с входным напряжением и энергия дросселя отдается в нагрузку. В отличие от схемы на рисунке 3.6 здесь дроссель не является элементом фильтра и выходное напряжение UH может быть больше входного напряжения Uo. Значение выходного напряжения стабилизатора Us в этой схеме зависит от индуктивности дросселя и скважности работы ключа.

Рисунок 3.6-Структурная схема импульсного стабилизатора с параллельным РЭ.

При повышении, например, напряжения Uo на входе стабилизатора уменьшается длительность разомкнутого состояния РЭ, выходное напряжение UH при этом сохраняет свое первоначальное значение.

На рисунке 3.7 представлена структурная схема стабилизатора постоянного напряжения использующая конвертор (П, В, Ф2). Здесь осуществляется двойное преобразование напряжения. Выпрямленное напряжение U0 с помощью инвертора Я преобразуется в переменное напряжение прямоугольной формы высокой частоты, затем выпрямляется и фильтруется.

Рисунок 3.7-Структурная схема стабилизации выходного напряжения конвертора.

Стабилизация напряжения в схеме на рисунке 3.7 может быть осуществлена применением регулирующего элемента РЭ, работающего в непрерывном (пунктир 2) или импульсном (пунктир 3) режиме. Регулирующий элемент РЭ (транзистор), если он работает в непрерывном режиме, управляется с выхода усилителя, а в импульсном режиме -- с выхода МД. При изменении напряжения Uо регулирующий элемент РЭ поддерживает напряжение на входе инвертора Я, а при изменении тока нагрузки изменяет напряжение на его входе так, чтобы выходное напряжение Uн сохранило свое первоначальное значение. Если РЭ работает в непрерывном режиме, фильтр Ф] не нужен.

Рисунок 3.8-Структурная схема импульсного стабилизатора с бестрансформаторным входом (а), мостовая (б) и полумостовая (в) схемы усилителя мощности.

Возможен также третий вариант стабилизации выходного напряжения в схеме на рисунке 3.7 (пунктир 1), при котором транзисторы инвертора П выполняют функции РЭ, т. е. работают в режиме отсечка -- активная область (без захода в область насыщения). Частота работы преобразователя здесь постоянна, а регулирование напряжения осуществляется за счет изменения амплитуды напряжения на обмотке трансформатора.

3.2 Выбор схем источников вторичного электропитания

Выбор той или иной схемы источника вторичного электропитания обусловлен параметрами питающей сети, требованиями к выходным электрическим параметрам, конструктивными особенностями устройства, температурным диапазоном работы, сроком службы, гарантированной надежностью и перечнем разрешенных к применению или имеющихся в распоряжении разработчика элементов. Выбор схемы, удовлетворяющей поставленным требованиям, является задачей, имеющей множество решений, вместе с тем оптимальной по заданному критерию может быть только одна схема.

Основными критериями при выборе и расчете схем, по которым может производиться оптимизация ИВЭ, являются: масса, габарит, к. п. д., надежность, стоимость. В некоторых случаях бывает необходимо искать оптимальное схемное решение по двум и более критериям.

Однополупериодная схема является простейшей схемой выпрямления и работает только на нагрузку емкостного характера. Из-за низкого коэффициента использования выпрямительного трансформатора и необходимости применения большой емкости для сглаживания пульсации данная схема широкого распространения не получила. Применяется она в тех случаях, когда требуются выпрямленные напряжения в пределах до 100 В при токах нагрузки, не превышающих несколько миллиампер.

Двухполупериодная схема с выводом средней точки дает несколько больший коэффициент использования выпрямительного трансформатора и меньшую по сравнению со схемой однополупериодного выпрямителя пульсацию. Двухполупериодный выпрямитель, работающий на нагрузку емкостного характера, применяется сравнительно редко из-за низкого коэффициента использования трансформатора. Ее применение в этом случае ограничивается выпрямленными напряжениями до 100 В при токах нагрузки до нескольких сотен миллиампер. Широкое применение для получения выпрямленного напряжения меньше 10 В, при токах нагрузки до нескольких десятков ампер в последние годы находят двухполупериодные выпрямители, работающие на нагрузку индуктивного характера. Несмотря на недостатки двухполупериодного выпрямителя, работающего на нагрузку индуктивного характера, по сравнению с однофазной мостовой схемой -- низкий коэффициент использования и необходимость наличия среднего вывода вторичной обмотки трансформатора, вдвое большее обратное напряжение на вентиль -- схема эта имеет в 2 раза меньшее падение напряжения на вентилях (при условии, что в каждом плече двухполупериодного выпрямителя нет последовательного включения вентилей). Прямое падение напряжения на кремниевом вентиле составляет около 1 В. В однофазной мостовой схеме в каждом полупериоде работы выпрямителя два вентиля включены последовательно и падение напряжения на них составляет около 2 В. В результате к. п. д. двухполупериодного выпрямителя при низких выходных напряжениях оказывается выше, а габаритные размеры трансформатора -- не больше, чем у выпрямителя, работающего по однофазной мостовой схеме. Чем ниже значение выпрямленного напряжения, тем заметнее преимущество двухполупериодной схемы по сравнению с однофазной мостовой.

Однофазная мостовая схема находит наиболее широкое применение при питании от однофазной сети. 06-X ратное напряжение, приходящееся на каждый вентиль и напряжение вторичной обмотки трансформатора при этой схеме примерно в 2 раза меньше, чем в двухполупериодной схеме.

Коэффициент использования выпрямительного трансформатора высок и достигает 0,9 при фильтре с индуктивной реакцией. Амплитуда и частота первой гармоники пульсации здесь такие же, как и в схеме двухполупериодного выпрямителя. Однофазную мостовую схему выпрямления используют как при емкостном, так и индуктивном характере нагрузки для получения выпрямленных напряжений от 10 до нескольких сотен вольт при токах в нагрузке от сотен миллиампер до сотен ампер. При больших выпрямленных напряжениях различием в прямых падениях напряжения на вентилях в схемах двухполупериодной и однофазной мостовой можно пренебречь, и тогда преимущество мостовой схемы неоспоримо. Весьма существенным преимуществом однофазной мостовой схемы является также и то, что она может быть непосредственно подключена к питающей сети переменного тока, как, например, в схеме стабилизатора с бестрансформаторным входом.

Схема удвоения напряжения используется для получения выпрямленных напряжений (до нескольких киловольт) при небольших (до десятков миллиампер) значениях тока нагрузки. По сравнению с однополупериодной схема удвоения имеет лучший коэффициент использования трансформатора. Эта схема при одном и том же значении выпрямленного напряжения имеет примерно в 2 раза меньшее напряжение на вторичной обмотке выпрямительного трансформатора и соответственно вдвое меньшее обратное напряжение на вентиле. Пульсация на выходе выпрямителя имеет частоту, равную удвоенной частоте тока питающей сети.

Недостатком схемы следует считать крутую внешнюю характеристику выпрямителя и то, что ни один из выводов вторичной обмотки трансформатора не может быть соединен с корпусом, если с ним соединен один из выводных концов выпрямителя.

Схемы умножения напряжения используются для получения выпрямленных напряжений до нескольких десятков киловольт при токах нагрузки до 1 мА. Высокие напряжения в этих схемах можно получить от сравнительно низковольтной обмотки трансформатора, один из выводов которой можно соединить с корпусом, что крайне важно при работе с высоким напряжением. Схемы умножения желательно использовать при небольших изменениях тока нагрузки, так как они имеют очень крутую внешнюю характеристику.

Трехфазная схема имеет сравнительно низкий коэффициент использования выпрямительного трансформатора. Ее преимущество по сравнению с однофазными схемами заключается в меньшей амплитуде пульсации и в том, что частота пульсации равна утроенной частоте тока питающей сети.

Данная схема применяется весьма редко, в основном в тех случаях, когда требуются вспомогательные низковольтные (до 100 В) цепи выпрямленного напряжения с токами потребления до нескольких десятков миллиампер. Последнее определяет и характер нагрузки (емкостный), на которую работает выпрямитель.

Трехфазная мостовая схема (Ларионова) включается в трехфазную сеть переменного тока, обеспечивая равномерную загрузку ее. Она находит применение для получения как низких (Uн?10 В), так и высоких напряжений при токах в нагрузке от сотен миллиампер до десятков и даже сотен ампер. Трехфазная мостовая схема является энергетически наиболее экономичной; обратное напряжение, приходящееся на вентиль, в этой схеме примерно равно выходному напряжению выпрямителя; пульсация (на входе LC-фильтра или при отсутствии его) составляет теоретически 5,7% выпрямленного напряжения при частоте, равной ушестеренной частоте напряжения питающей сети. Однако практически пульсация достигает 8--10% вследствие неизбежной асимметрии напряжений в фазах обмоток трансформатора.

Трехфазная мостовая схема может быть включена непосредственно в питающую трехфазную сеть переменного тока без промежуточного трансформатора.

Шестифазная схема выпрямления находит применение для получения выпрямленных напряжений меньше 10 В при больших значениях тока нагрузки (десятки -- сотни ампер). Она имеет такую же переменную составляющую (пульсацию), как и схема Ларионова, и во многих случаях может быть использована без фильтра.

Габаритная мощность трансформатора в шестифазной схеме больше, чем в схеме Ларионова.

Однако при низких выпрямленных напряжениях (менее 10 В) из-за того, что падение напряжения на вентилях в каждом такте работы шестифазной схемы в 2 раза меньше, чем в схеме Ларионова, к. п. д. ее оказывается выше. Применение шестифазной схемы, среднее значение тока через вентиль в которой IВП,ср=0,165 Iо, может оказаться весьма полезным в тех случаях, когда в схеме Ларионова вентили не проходят по допустимому среднему значению тока (IВП,ср =0,33Iо), а переход на вентили с большим допустимым средним значением тока резко увеличивает массогабаритные показатели.

Рассмотрим теперь особенности схем и области применения стабилизаторов напряжения постоянного тока.

Стабилизаторы напряжений непрерывного регулирования с регулирующим элементом (транзистором), включенным последовательно с нагрузкой, находят широкое применение, так как позволяют получить наилучшую из всех известных типов стабилизаторов совокупность выходных параметров. К числу этих параметров в первую очередь относятся коэффициент сглаживания пульсации и динамическое внутреннее сопротивление. Весьма существенными преимуществами стабилизаторов с непрерывным регулированием следует считать то, что они не создают импульсных помех и не искажают формы кривой тока питающего напряжения.

Стабилизаторы этого типа имеют сравнительно простые электрические принципиальные схемы, в них легко реализуется принцип функционально-узлового метода проектирования и наращивания мощности.

Основным недостатком стабилизаторов непрерывного действия с последовательно включенным РЭ является низкий к. п. д., особенно при малых уровнях выходных напряжений и, как следствие, сравнительно малые удельные массогабаритные показатели.

Применяются они для получения выходных напряжений от единиц до сотен вольт при токах нагрузки от единиц миллиампер до нескольких десятков ампер. При выходных напряжениях от 3 до 30 В и токах нагрузки до 1 А целесообразно применение интегральных стабилизаторов. Дополнительное подключение мощного транзистора к составному регулирующему элементу интегрального стабилизатора (К142ЕН1, К142ЕН2) позволяет получить значительно большие значения тока нагрузки.

4. Организация микросистем

4.1 Понятия организации и архитектуры

Под организацией МС понимают состав ее программно-аппаратных средств, связи между ними и их функциональные характеристики. Микросистемы имеют многоуровневую иерархическую организацию со многими составными компонентами на каждом уровне. С нижним уровнем функционального описания МС и ее составляющих связано понятие физической организации МС -- ее принципиальная схема. Термин логическая организация относится к более высоким уровням описания МС. Так, логическая организация на уровне аппаратуры -- это состав, функциональные связи и характеристики взаимодействия аппаратных модулей в процессе выполнения различных задач, которые обычно называют структурной схемой или структурой. Рассматривая логическую организацию на уровне программного обеспечения (ПО), говорят о вычислительной среде и ее особенностях.

Конечная цель проектирования МС -- создание работоспособного и оптимального изделия на базе одного или нескольких МП. Возможность ее достижения определяется в первую очередь выбором рационального соотношения между программными и аппаратными средствами МС. Для этого вводится понятие архитектуры.

Архитектура МС -- это функциональные возможности аппаратных средств МС, используемые для представления программ и данных, а также для управления процессом вычислений. Архитектура служит примером вычислительной среды нижнего уровня, связанной непосредственно с аппаратурой МС.

Микросистемам, построенным на основе микропроцессорных комплектов (МПК) младшего поколения, свойственны более простые архитектуры, что было важно для интегральной технологии прошлого десятилетия. Однако вычислительные возможности и быстродействие этих систем, как правило, были низки. Усовершенствование технологических приемов позволило увеличить степень интеграции аппаратуры и перейти к сложным 16-разрядным архитектурам с виртуальной памятью, обеспечивающим параллельную обработку многих задач в реальном масштабе времени.

Микросистема состоит из построенного на базе МП центрального процессора (ЦП), основной памяти для хранения программ и данных, а также подсистемы ввода-вывода (ВВ) для связи МС с внешней аппаратурой. Задача управления МС возлагается на ЦП, который связан с памятью и подсистемой ВВ через каналы памяти и ВВ соответственно. Центральный процессор считывает из памяти МС команды, которые образуют программу, и декодирует их. В соответствии с результатом декодирования команд он осуществляет выборку данных из памяти МС и портов ввода, обрабатывает их и пересылает обратно в память или порты вывода подсистемы ВВ. Существует также возможность ВВ данных из памяти на внешние устройства и обратно, минуя ЦП. В этом случае обмен данными выполняется через канал прямого доступа к памяти (ПДП), управление которым возлагается на подсистему ВВ. Иногда выделяются средства поддержки режима реального времени, в простейшем случае разделяемые процессором и подсистемой ВВ. Каждый уровень организации МС и любая ее составная часть имеют достаточно сложную внутреннюю структуру, детализация которой приводит к появлению различных типов структур и вычислительных сред. В соответствии с используемым в МС принципом программного управления их организация в значительной степени определяется методологией построения больших вычислительных систем. Однако из-за особенностей производства МПК БИС и их применения организация МС приобрела ряд черт, не свойственных большим ЭВМ.

4.2 Архитектура типовой микросистемы

Основные типы архитектур. В большинстве современных микроЭВМ для хранения программ и данных используется одно пространство памяти. Такая организация получила название архитектуры Дж. фон Неймана--по имени математика, предложившего кодирование программ в формате, соответствующем формату данных. Программы и данные хранятся в едином пространстве, и нет никаких признаков, указывающих на тип информации в ячейке памяти. Содержимое ячейки интерпретируется оператором обработки, в качестве которого в простейшем случае выступает ЦП.

Однако почти все однокристальные микроЭВМ, представляющие класс однокристальных программируемых микроконтроллеров, выполнены по другой схеме, известной как архитектура Гарвардской лаборатории, в которой память программ CSEG

(Code Segment) и память данных DSEG (Data Segment) разделены и имеют свои собственные адресные пространства и способы доступа к ним. Такое разделение, позволившее реализовать компактно кодируемый набор машинных команд, экономно использовать память программ, и было применено при разработке однокристальных микроконтроллеров первых типов, имеющих всего лишь (1--2) Кбайт (К = 210) управляющей памяти, расположенной на кристалле.

Дальнейшее совершенствование архитектур обоих типов состояло в выделении специального пространства данных небольшого объема, которое сегодня известно как набор программно-доступных регистров RSEG (Register Segment). В отличие от CSEG или DSEG регистры RSEG располагаются внутри ЦП в непосредственной близости от его арифметическо-логического устройства (АЛУ), что обеспечивает быстрый физический доступ к информации, хранящейся в них. В некоторые интервалы времени программа наиболее интенсивно работает лишь с небольшим объемом данных. Для временного хранения этих данных и предназначена регистровая область -- набор программно-доступных регисторов.

Область RSEG может быть как полностью изолирована от пространства данных DSEG, так и частично пересекаться с ним, что дает возможность рассматривать отдельные регистры МП как обычные ячейки памяти данных. Такая организация является целесообразной, если в МС поддерживается быстрый доступ ко всей или хотя бы некоторой части памяти данных DSEG.

Почти все современные МС имеют регистровые области независимо от того, к какому типу они принадлежат: неймановскому или гарвардскому. Внутренняя логическая организация RSEG очень разнообразна и играет определяющую роль в классификации архитектур. Пока отметим в ее составе лишь один регистр PC (Program Counter), который называется программным счетчиком. Данный регистр является неотъемлемой частью всех МС и связан с адресацией памяти программ. Именно он служит указателем следующего элемента программной последовательности, подлежащей выборке и исполнению.

Система ВВ в простейшем случае представляет набор адресуемых буферных схем и регистров (портов), через которые осуществляется связь с внешними и внутренними аппаратными средствами МС. Система ВВ обычно использует единый механизм адресации портов, размещенных в специальном пространстве ВВ микросистемы IOSEG (Input/Output Segment), логически изолированном от других пространств данных,-- изолированный ВВ. К МС с изолированным ВВ относятся системы на базе МП КР580ВМ80, К1810ВМ86 и других, имеющих специальные наборы команд ВВ.



Рисунок 4.2.1-Типовая организация памяти и пространства ввода-вывода

В некоторых системах логически изолированное пространство ВВ может отсутствовать. В этом случае в пространстве памяти данных DSEG выделяются области, в которых и размещаются порты,-- совмещенный ВВ. Организация доступа к портам в таких МС ничем не отличается от процесса записи-считывания данных в память. Совмещенный ВВ используется в МС на базе МП серии К1801.

На рисунке 4.2.1 представлены четыре типовых набора областей для хранения программ и данных. Стрелкой указан процесс изоляции отдельных областей, приводящий к появлению нового типового набора. Все наборы существуют реально, на их основе созданы те или иные серии микропроцессорных БИС. Каждый тип организации имеет свои преимущества и недостатки, учет которых позволяет создавать высокоэффективные системы различного применения.

Организация пространств памяти и ввода-вывода. В отличие от RSEG память программ CSEG и данных DSEG, а также область ВВ IOSEG организованы проще. В ряде случаев память МС с точки зрения программиста представляет собой линейно упорядоченный набор n-разрядных ячеек с произвольным доступом -- линейная память. Каждой ячейке набора соответствует число, называемое ее адресом. Все адреса занимают целочисленный диапазон от 0 до 2т -- 1, который образует адресное пространство памяти. Разрядность адреса m обычно равна 16, 18, 20, 24 или 32. В тех случаях, когда наименьшая адресуемая единица -- байт (п = 8), память имеет байтовую организацию.

Рисунок 4.2.2-Линейная память микросистем на базе микропроцессоров КР580ВМ80 (а)

Одним из примеров МС с памятью линейной организации байтового типа является 8-разрядная система на базе МП КР580ВМ80. Команды этого МП выполняют обращение к пространству памяти емкостью 216 = 64К байт, как показано на рисунке 4.2.2, а. В дальнейшем память МС будет представляться таким образом, чтобы ячейки со старшими адресами располагались ниже, чем с младшими. Нумерация отдельных разрядов в ячейке производится справа налево начиная с нуля, при этом разряд с нулевым номером является младшим.

При необходимости хранящиеся в памяти программные объекты команды и операнды (данные к командам) могут располагаться в соседних ячейках пространства памяти. Адресом объекта обычно служит наименьший из адресов ячеек, занимаемых им. Операция обращения к памяти предполагает считывание или запись всего объекта как единого целого. Например, слова в памяти МС на базе МП КР580ВМ80 хранятся в двух соседних байтах. Старшая часть слова занимает байт со старшим адресом, а младшая -- байт с младшим адресом. При этом адрес младшего байта служит адресом слова рисунок 4.2.2, а.

Память большинства 16- и 32-разрядных МС также имеет байтовую организацию. Так, нижний уровень логического представления памяти МП К1810ВМ86 емкостью 1 Мбайт (М = 220) аналогичен рассмотренному выше. Однако в данном МП существует более высокий уровень организации памяти, на котором в основном и работает программист.

Очень часто организация памяти предусматривает определенные ограничения на возможное расположение многобайтовых объектов. Так, в МС на базе 36-разрядного МП К1801ВМ1, которая также имеет память с байтовым доступом емкостью 64К байт, слова в памяти могут находиться только по четным адресам. Тогда при доступе к слову значение младшего разряда его адреса, указывающего на байт в слове, во внимание не принимается, т. е. такая память имеет границу слов. Порядок расположения байтов внутри слова стандартный: сначала младший, затем старший байт слова.

Организацию такого вида имеют не только пространства памяти DSEG и CSEG, но и область ВВ IOSEG.

Командный цикл. Центральный процессор осуществляет ввод, обработку и вывод данных в соответствии с программой, хранимой в CSEG.

Программа -- это упорядоченная последовательность команд и данных. Процесс исполнения программы заключается в последовательном выполнении команд, образующих программу.

Команда--это функционально завершенное элементарное действие, которое определяется типом используемых данных, источником их получения, операцией над ними, приемником размещения результата, а также источником получения следующей команды. Программист рассматривает команду как одно неделимое действие. На уровне физического обмена каждая команда представляет собой ряд типовых циклов обращения к системной магистрали.

Машинное представление команды в памяти МС называется ее объектным кодом. Объектный код команды состоит из ряда нулей и единиц. Однако человеку более понятна информация, представленная в символьной форме. Поэтому наряду с объектным кодом каждой команде приписывается ее символическое обозначение, или мнемокод, который используется при написании программ человеком с последующей их перекодировкой в машинное представление. Обычно существует взаимно-однозначное соответствие между мнемокодом и объектным кодом команды.

Время, необходимое для выполнения одной команды, называется командным циклом рисунок 4.2.3. Командный цикл делится на две фазы: выборки и исполнения. Работа ЦП заключается в непрерывном повторении чередующихся фаз командного цикла.

Рисунок 4.2.3-Основные фазы работы микросистемы