Устройство умножения двоичных чисел
Описание принципа работы структурной электрической схемы устройства умножения двоичных чисел, назначение каждого из входящих в нее узлов. Назначение и принцип построения матричных умножителей двоичных чисел, его структурная и электрическая схемы.
| Рубрика | Коммуникации, связь, цифровые приборы и радиоэлектроника |
| Вид | реферат |
| Язык | русский |
| Дата добавления | 04.02.2012 |
| Размер файла | 63,9 K |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Размещено на http://www.allbest.ru/
Размещено на http://www.allbest.ru/
Устройство умножения двоичных чисел
Описание принципа работы структурной электрической схемы устройства умножения двоичных чисел
Структурная электрическая схема устройства умножения четырехразрядных двоичных чисел представлена на рисунке 1.
Рисунок 1 - Устройство умножения двоичных чисел.
Схема электрическая структурная
Рассмотрим назначение узлов, входящих в структурную схему устройства.
Умножитель Y3 предназначен для умножения четырехразрядных двоичных чисел A и B, представленных разрядами , , , и , , , . На выходе умножителя формируется восьмиразрядное произведение Q, представленное разрядами ,,…,.
Регистр Y1 предназначен для параллельного ввода четырехразрядного множимого A в двоичной системе счисления (СС). Значение множимого A может меняться в пределах от 0 до 15 в десятичной СС.
Счетчик Y2 предназначен для параллельного ввода четырехразрядного множителя B в двоичной СС. Значение множителя B также может меняться от 0 до15 в десятичной СС.
Регистр Y4 предназначен для параллельного вывода результата умножения, который представляет собой восьмиразрядное кодовое слово.
Загрузка сомножителей и запись результата умножения синхронизируется тактовыми импульсами . Причем ввод сомножителей осуществляется по отрицательным фронтам тактовых импульсов, а вывод результата умножения - по положительным.
Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 2.
Рисунок 2 - Временная диаграмма, поясняющая процесс функционирования устройства
В момент времени по отрицательному фронту тактового импульса начинается ввод сомножителей в регистр Y1 и счетчик Y2 (рисунок 1). К моменту времени ввод заканчивается, и начинается процесс умножения в умножителе Y3. Этот процесс в худшем случае завершается к моменту времени . Затем по положительному фронту тактового импульса результат умножения записывается в регистр Y4 и т.д. При подаче низкого уровня напряжения на вход (рисунок 1) устройство сбрасывается в исходное нулевое состояние.
Рассмотрим процесс умножения двоичных чисел на примере умножения заданных чисел), например: и . Умножение выполним, начиная с младшего разряда множителя:
Таким образом, при умножении двоичных чисел формируются частичные произведения, сдвигаются и суммируются. Сравним результаты умножения чисел A и B в двоичной и десятичной СС. Для этого преобразуем результат умножения в десятичную систему счисления:
Они совпадают и равны .
Назначение и принцип построения матричных умножителей двоичных чисел
Умножителем называется комбинационное цифровое устройство, формирующее на выходе число Q, равное произведению входных двоичных чисел A и B [9, 10].
Условное графическое обозначение умножителя представлено на рисунке 3.
Рисунок 3 - Условное графическое обозначение умножителя
Предполагается, что числа A, B и Q представлены в двоичной позиционной системе счисления. При этом, если число A имеет n двоичных разрядов (, ,…, ), число B имеет m двоичных разрядов (, ,…, ), то для представления максимального значения произведения требуется n+m двоичных разрядов числа Q (, ,…, ). Каждый разряд произведения является логической (переключательной) функцией аргументов , ,…, и , ,…, , значения которого можно найти из таблиц умножения либо путем выполнения умножения для заданных значений аргументов. Однако прямой логический синтез схемы умножителя, основанный на представлении функции выражениями в булевой алгебре, ввиду громоздкости неэффективен. Исключения составляют простейшие случаи перемножения одноразрядных или двухразрядных двоичных чисел. Поэтому на практике используют методы синтеза, основанные на разложении операции умножения на последовательность простейших арифметических действий с одноразрядными числами. Полагая, что в двоичном представлении значения чисел A и B определяются выражениями:
и (1)
произведение можно записать в форме двойной суммы:
(2)
Группируя члены с одинаковыми весовыми коэффициентами , преобразуем (2) к виду:
(3)
Из полученной формулы (3) видно, что для вычисления значения k-го разряда произведения необходимо выполнить совокупность произведений одноразрядных чисел (,), для которых сумма индексов i + j = k. Затем надо последовательно складывать эти произведения. При добавлении к сумме новых слагаемых возможно появление переноса в следующий k + 1-й разряд. Поэтому при нахождении k-го разряда произведения нужно к сумме членов (,) добавить все переносы, получаемые при сложении аналогичных членов для предыдущего k - 1 разряда.
Порядок, в котором производится сложение произведений () и переносов из предыдущего разряда, значения не имеет.
Указанные действия мы выполняем, производя перемножение двоичных чисел на бумаге. Так, вычисляя произведение десятичных чисел ) В пояснительной записке следует анализировать пример умножения для чисел A и B согласно заданному варианту.) делаем следующую запись:
Штриховой линией обведены произведения (), для которых сумма индексов i + j = 4. В результате сложения этих произведений получаем значение 1. Однако после прибавления переноса из предыдущего третьего разряда четвертый разряд результата принимает значение 0 и формируется перенос в следующий пятый разряд .
Арифметическое перемножение одноразрядных чисел () реализуется конъюнктором, поскольку логическое умножение совпадает с арифметическим.
В качестве элементарной ячейки умножителя используют устройство, показанное на рисунке 4 а.
Рисунок 4 - Элементарная ячейка умножителя. Логическая схема (а) и символическое обозначение (б)
Операция, реализуемая такой ячейкой, задается выражением ab + c + d, где a, b, c и d - одноразрядные двоичные числа. Результат, получаемый на выходе ячейки, представляется одноразрядной частичной суммой S и переносом C.
Из выражения (2) видно, что для нахождения произведения требуется получить mn одноразрядных произведений (aibj), по одному для каждой возможной комбинации индексов i, j. Именно столько элементарных ячеек требуется для построения умножителя. Для наглядности представления структуры умножителя элементарные ячейки на структурной схеме целесообразно изображать в символической форме, как показано на рисунке 4 б. Поскольку такое обозначение содержит в явной форме сомножители ai, bj, участвующие в операции, реализуемой ячейкой, то связи, предназначенные для подведения к ячейкам этих сомножителей, можно на структурной схеме умножителя не обозначать.
Один из вариантов структурной схемы умножителя для m = n = 4 показан на рисунке 5.
Рисунок 5 - Умножитель четырехразрядных двоичных чисел.
Схема электрическая структурная
Каждый горизонтальный ряд элементарных ячеек выполняет умножение числа A на один из разрядов множителя B и суммирует полученное произведение с результатом аналогичной операции, реализуемой предыдущим (верхним) рядом. При этом частичная сумма с выходов элементарных ячеек верхнего ряда поступает на входы d элементарных ячеек следующего за ним ряда. Входы c использованы для приема переноса, возникающего при сложении произведений (aibj).
В результате сдвига вправо элементов каждого следующего горизонтального ряда по отношению к предыдущему на одну позицию в каждом столбце элементов сумма индексов сомножителей ai, bj совпадает с номером к столбца и индексом разряда qk произведения, формируемого в этом столбце.
На суммирующие входы d самого верхнего горизонтального ряда элементов и на входы переноса c крайних левых элементов в каждом ряду подают нули. При этом на выходах элементов верхнего ряда формируется (n + 1) - разрядная частичная сумма S0 = Ab0. Младший разряд частичной суммы S0 является младшим разрядом q0 произведения AB, поскольку других произведений, кроме a0b0, сумма индексов которых равна 0, нет. Более старшие разряды частичной суммы S0 складываются во втором ряду элементарных ячеек с произведением Ab1, формируя на выходах следующую частичную сумму S1, младший разряд которой является вторым по старшинству разрядом произведения q1. Аналогично формируются частичные суммы S2, S3, причем значение частичной суммы S3 определяет старшие разряды произведения (q3,…, q7).
Умножитель, построенный по схеме на рисунке 5, можно использовать как секцию умножителя с более высокой разрядностью.
Для определения быстродействия умножителя следует вычислить суммарное время выполнения операции умножения, которое определяется длиной критического пути прохождения сигнала со входа на выход. Для простоты длина критического пути оценивается максимальным числом элементарных ячеек, которые сигнал должен пройти от входного нулевого разряда сомножителя до старшего разряда результата. Для схемы, показанной на рисунке 5, длина критического пути в общем случае составляет n + 2 (m - 1) и, следовательно, равна 10.
Таким образом, для определения суммарной задержки распространения сигнала в умножителе необходимо определить задержку распространения сигнала в элементарной ячейке и умножить на длину критического пути. Задержка распространения сигнала в элементарной ячейке умножителя определяется суммой среднего времени задержки распространения сигнала в конъюнкторе и одноразрядном сумматоре.
Исходя из вышесказанного, суммарное среднее время задержки распространения сигнала в умножителе можно определить по формуле.
умножение двоичный матричный схема
(4)
где - среднее время задержки распространения сигнала одного конъюнктора, нс;
- среднее время задержки распространения сигнала одноразрядного сумматора, нс.
Литература
1 Микросхемы интегральные. Термины и определения: ГОСТ 17021-88 ЕСКД. - Введ. 1990-01-01. - М.: Изд-во стандартов, 1989.
2 Обозначения буквенно-позиционные в электрических схемах: ГОСТ 2.710-81 ЕСКД. - Введ. 1983-01-01. - М.: Изд-во стандартов, 1982.
3 Обозначения условные графические в электрических схемах. Элементы цифровой техники: ГОСТ 2.743-91 ЕСКД. - Введ. 1993-01-01. - М.: Изд-во стандартов, 1992.
4 ИМС стандартной логики: информационно-справочный материал. - Мн.: Полифакт, 2009. - 85 с.
5 Калабеков, Б.А. Цифровые устройства и микропроцессорные системы: учеб. для техникумов связи / Б.А. Калабеков. - М.: Горячая линия - Телеком, 2008. - 336 с.
6 Лысиков, Б.Г. Цифровая и вычислительная техника: учеб. / Б.Г. Лысиков. - Минск: Экоперспектива, 2008. - 264 с.
7 Угрюмов, Е.П. Цифровая схемотехника: учеб. пособие для вузов. - 2-е изд., перераб. и доп. / Е.П. Угрюмов. - Спб.: БХВ-Петербург, 2005. - 800 с.
Размещено на Allbest.ru
Подобные документы
Описание принципа работы структурной электрической схемы устройства суммирования двоичных чисел. Назначение построения четырехразрядных двоичных сумматоров с параллельным переносом. Логические функции для выходов Si и Ci+1 одноразрядного сумматора.
реферат [139,5 K], добавлен 06.02.2012Принцип работы структурной электрической схемы устройства сдвига двоичных чисел. Назначение и принцип построения комбинационных программируемых сдвигателей. Комбинационный программируемый сдвигатель и условное графическое обозначение сдвигателя.
реферат [81,0 K], добавлен 07.02.2012Выполнение арифметических и логических преобразований над операндами в арифметико-логическом устройстве, их классификация по принципу работы. Структурная схема, алгоритм вычисления, синтез сумматоров, регистров, счетчика и тактовые параметры устройства.
курсовая работа [377,0 K], добавлен 03.12.2010Построение ОУ на микросхемах 155-ой серии ТТЛ-логики с малой степенью интеграции, обеспечение работы прибора путем соединения между собой логических элементов. Разработка умножителя положительных двоичных чисел. Построение схем, разработка регистров.
курсовая работа [65,6 K], добавлен 22.04.2012Этапы проектирования синхронной пересчетной схемы, реализующей последовательность двоичных эквивалентов заданных чисел. Определение функций внешних переходов Т-триггера. Представление работы триггера в виде таблицы его внутренних состояний и переходов.
контрольная работа [1,3 M], добавлен 23.10.2010Разработка электрической принципиальной и функциональной схемы генератора. Обоснование выбора схем блока вычитания и преобразователя кодов. Функциональная схема генератора последовательности двоичных слов. Расчет конденсаторов развязки в цепи питания.
курсовая работа [1,7 M], добавлен 14.09.2011Принципы работы счетчика двоичных чисел, методика синтеза счетчиков-делителей. Построение функциональной и принципиальной схем. Схема счетчика-делителя с коэффициентом деления 48. Применение счетчиков на интегральных схемах со средней степенью интеграции.
курсовая работа [295,0 K], добавлен 14.11.2017Описание функциональной схемы цифрового устройства для реализации микроопераций. Выбор элементной базы для построения принципиальной электрической схемы цифрового устройства. Разработка и описание алгоритма умножения, сложения, логической операции.
курсовая работа [684,0 K], добавлен 28.05.2013Построение структурной схемы системы радиосвязи, радиопередающего устройства при частотной модуляции. Основные характеристики двоичных кодов, типы индикаторных устройств. Определение скорости передачи информации при цифровой передаче непрерывного сигнала.
контрольная работа [1,8 M], добавлен 11.01.2013Назначение и область применения сирены двухтональной сенсорной. Обзор методов построения аналогов устройства. Выбор и обоснование схемы электрической структурной, описание принципа работы. Электрический расчет узла. Выбор и обоснование элементной базы.
курсовая работа [323,2 K], добавлен 11.11.2013
